JPH0433131B2 - - Google Patents
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- JPH0433131B2 JPH0433131B2 JP1982583A JP1982583A JPH0433131B2 JP H0433131 B2 JPH0433131 B2 JP H0433131B2 JP 1982583 A JP1982583 A JP 1982583A JP 1982583 A JP1982583 A JP 1982583A JP H0433131 B2 JPH0433131 B2 JP H0433131B2
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- Japan
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- junction
- gate
- field effect
- layer
- semiconductor layer
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- 239000012535 impurity Substances 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000009826 distribution Methods 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 5
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 4
- 239000000969 carrier Substances 0.000 claims 1
- 239000002184 metal Substances 0.000 description 11
- 230000005684 electric field Effects 0.000 description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009827 uniform distribution Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Ceramic Engineering (AREA)
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- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、PN接合で形成されるゲートを有す
る接合ゲート形電界効果トランジスタ、あるいは
シヨツトキ接合で形成されるゲートを有するシヨ
ツトキ・ゲート形電界効果トランジスタの特性改
善に関する。
る接合ゲート形電界効果トランジスタ、あるいは
シヨツトキ接合で形成されるゲートを有するシヨ
ツトキ・ゲート形電界効果トランジスタの特性改
善に関する。
第１図は従来のシヨツトキ・ゲート形電界効果
トランジスタの一例を示す（例えばIEEE Trans.
ED−29、No.７、P1090にその構造例が示されて
いる）。半絶縁性GaAs基板１の上に不純物濃度
の低い、又はほとんど零の、GaAs膜２が成長さ
れ、さらにその上にGa0.7A10.3As膜３、ｎ型不純
物を1016〜1020cm-3含んだGa0.7Al0.3As導電層４が
形成されており、このｎ形不純物層４とシヨツト
キ接合を形成するゲート金属５、ｎ形不純物層４
とそれぞれ抵抗接触を形成するソース金属６及び
ドレイン金属６′から成る。なお、上記参考文献
においては層３は除かれているが、これは後述す
る２次元電子ガス７の不純物による散乱を防止す
る上で効果がある。
トランジスタの一例を示す（例えばIEEE Trans.
ED−29、No.７、P1090にその構造例が示されて
いる）。半絶縁性GaAs基板１の上に不純物濃度
の低い、又はほとんど零の、GaAs膜２が成長さ
れ、さらにその上にGa0.7A10.3As膜３、ｎ型不純
物を1016〜1020cm-3含んだGa0.7Al0.3As導電層４が
形成されており、このｎ形不純物層４とシヨツト
キ接合を形成するゲート金属５、ｎ形不純物層４
とそれぞれ抵抗接触を形成するソース金属６及び
ドレイン金属６′から成る。なお、上記参考文献
においては層３は除かれているが、これは後述す
る２次元電子ガス７の不純物による散乱を防止す
る上で効果がある。
第１図において、ゲート金属５とｎ形不純物層
４の間で形成されるシヨツトキ接合によりゲート
直下のｎ層が空乏化され、さらにゲート電界によ
り層３，２の界面に２次元的な電子ガス７が誘起
され、これがソース６、ドレイン６′間の電気伝
導の性質を決定する。
４の間で形成されるシヨツトキ接合によりゲート
直下のｎ層が空乏化され、さらにゲート電界によ
り層３，２の界面に２次元的な電子ガス７が誘起
され、これがソース６、ドレイン６′間の電気伝
導の性質を決定する。
さて、このような構造において、電子ガス７を
誘起するためには、層３，４の膜厚d3、d4を小さ
くする必要がある。例えば上記参考文献の場合に
はd3＝０、d4＝70nｍの膜厚が採用されている。
しかし、層４には比較的高濃度のｎ形不純物（例
えば上記参考文献ではNi＝２×1018cm-3が含まれ
ているため、シヨツトキ金属５とｎ形不純物層４
の界面に高電界領域が形成され、数Ｖの電圧でも
上記シヨツトキ接合が降服してしまうという問題
があつた。
誘起するためには、層３，４の膜厚d3、d4を小さ
くする必要がある。例えば上記参考文献の場合に
はd3＝０、d4＝70nｍの膜厚が採用されている。
しかし、層４には比較的高濃度のｎ形不純物（例
えば上記参考文献ではNi＝２×1018cm-3が含まれ
ているため、シヨツトキ金属５とｎ形不純物層４
の界面に高電界領域が形成され、数Ｖの電圧でも
上記シヨツトキ接合が降服してしまうという問題
があつた。
本発明の目的は、接合ゲート形あるいはシヨツ
トキ・ゲート形の電界効果トランジスタのゲート
の耐圧を大きくすることのできる構造とした電界
効果半導体装置を提供することにある。
トキ・ゲート形の電界効果トランジスタのゲート
の耐圧を大きくすることのできる構造とした電界
効果半導体装置を提供することにある。
本発明の特徴は、接合ゲート形あるいはシヨツ
トキ・ゲート形の電界効果トランジスタにおい
て、ゲートと接合を形成する半導体不純物層が濃
度分布を持つており、接合に近い部分が遠い部分
より不純物濃度が低くなつている構成とするにあ
る。
トキ・ゲート形の電界効果トランジスタにおい
て、ゲートと接合を形成する半導体不純物層が濃
度分布を持つており、接合に近い部分が遠い部分
より不純物濃度が低くなつている構成とするにあ
る。
以下、図面を参照しながら本発明を説明する。
第２図ａは従来のゲート直下の構造で、５はゲー
ト金属、４′はｎ形Ga0.7Al0.3As膜の不純物濃度分
布（一様分布）を示し、第２図ｂは本発明におけ
るゲート直下の構造で、ゲート金属５及びｎ形
Ga0.7Al0.3As膜の不純物濃度分布４″を示す。ここ
で、Ns1は従来構造における層４のｎ形不純物濃
度、Ns2、Nd2は本発明における層４の不純物濃
度で、Ns2はゲートと接触する部分、Nd2は層３
と接触する部分のｎ形不純物濃度である。また
d4、d′4はそれぞれ層４の厚さを示す。
第２図ａは従来のゲート直下の構造で、５はゲー
ト金属、４′はｎ形Ga0.7Al0.3As膜の不純物濃度分
布（一様分布）を示し、第２図ｂは本発明におけ
るゲート直下の構造で、ゲート金属５及びｎ形
Ga0.7Al0.3As膜の不純物濃度分布４″を示す。ここ
で、Ns1は従来構造における層４のｎ形不純物濃
度、Ns2、Nd2は本発明における層４の不純物濃
度で、Ns2はゲートと接触する部分、Nd2は層３
と接触する部分のｎ形不純物濃度である。また
d4、d′4はそれぞれ層４の厚さを示す。
このような構造において、シヨツトキ接合にお
ける電位差を共にΨsとして、第２図ａの構造に
おいて、ｘ方向の電界分布Ea（ｘ）、電位分布Ψa
（ｘ）はポアソンの方程式より求まり、それぞれ
次式で表わされる。
ける電位差を共にΨsとして、第２図ａの構造に
おいて、ｘ方向の電界分布Ea（ｘ）、電位分布Ψa
（ｘ）はポアソンの方程式より求まり、それぞれ
次式で表わされる。
Ea（ｘ）＝−ｑ／ｅNs1（ｘ−d4） ……(1)
Ψa（ｘ）＝−ｑ／ｅNs1／２（ｘ−d4）2……(2)
Ψs＝−ｑ／ｅNs1／２d2 4 ……(3)
ここで、ｑは単位電荷量、ｅは層４´の誘電
率、d4は接合空乏層の長さである。Ea（ｘ）は
５，４′界面で最大値Ea（max）となり、その値
は Ea（max）＝ｑ／ｅNs1d4 ……(4) で表わされる。d4の値は式(3)より 従つて となる。
率、d4は接合空乏層の長さである。Ea（ｘ）は
５，４′界面で最大値Ea（max）となり、その値
は Ea（max）＝ｑ／ｅNs1d4 ……(4) で表わされる。d4の値は式(3)より 従つて となる。
第２図ｂの本発明構造において同様の値を求め
ると Eb（ｘ）＝−ｑ／ｅ〔Ns2（ｘ−d′4） ＋Nd2−Ns2／2d′4（x2−d′4 2）〕……（1′
） Ψb（ｘ）＝−ｑ／ｅ〔Ns2／２（ｘ−d′4 2） ＋Nd2−Ns2／6d′4（x3−d′4 3） −Nd2−Ns2／２d′4（ｘ−d′4）〕……（2′
） Ψs＝−ｑ／ｅ〔Ns2／２d′4 2＋Nd2−Ns2／３d′4 2〕 ……（3′） となる。
ると Eb（ｘ）＝−ｑ／ｅ〔Ns2（ｘ−d′4） ＋Nd2−Ns2／2d′4（x2−d′4 2）〕……（1′
） Ψb（ｘ）＝−ｑ／ｅ〔Ns2／２（ｘ−d′4 2） ＋Nd2−Ns2／6d′4（x3−d′4 3） −Nd2−Ns2／２d′4（ｘ−d′4）〕……（2′
） Ψs＝−ｑ／ｅ〔Ns2／２d′4 2＋Nd2−Ns2／３d′4 2〕 ……（3′） となる。
ここで、例えばNs1＝Ns2、Nd2＝2Ns2として計
算すると d′4／d4＝0.63 Eb（max）／Ea（max）＝0.945 となり、第２図ｂの構造とすることにより、層４
の膜厚を0.63倍に薄くしても、膜４の中に生じる
最大電界は0.945倍と、むしろ小さくできること
がわかる。従つて、第１図の従来構造の電界効果
トランジスタにおいて、高性能化のために層４を
薄くしてゆくと、層４の電界がGa0.7Al0.3Asの破
壊電界を容易に越えることが予想できるが、第２
図ｂのように不純物濃度に勾配をつけることによ
り、層４の薄膜化による素子の高性能化を容易に
実現することができる。
算すると d′4／d4＝0.63 Eb（max）／Ea（max）＝0.945 となり、第２図ｂの構造とすることにより、層４
の膜厚を0.63倍に薄くしても、膜４の中に生じる
最大電界は0.945倍と、むしろ小さくできること
がわかる。従つて、第１図の従来構造の電界効果
トランジスタにおいて、高性能化のために層４を
薄くしてゆくと、層４の電界がGa0.7Al0.3Asの破
壊電界を容易に越えることが予想できるが、第２
図ｂのように不純物濃度に勾配をつけることによ
り、層４の薄膜化による素子の高性能化を容易に
実現することができる。
第２図ｂにおいては、層４″において不純物濃
度が５，４″の界面から深さ（ｘ）方向に向つて
線型的に増加するモデルを考えたが、これは、線
型的に変化することは必要条件ではなく、一般的
に、深さ方向に不純物濃度が濃くなつていれば、
同様の効果が期待できることは当然である。
度が５，４″の界面から深さ（ｘ）方向に向つて
線型的に増加するモデルを考えたが、これは、線
型的に変化することは必要条件ではなく、一般的
に、深さ方向に不純物濃度が濃くなつていれば、
同様の効果が期待できることは当然である。
本発明の他の実施例を第３図によつて説明す
る。第３図ａに示す断面図において、１は半絶縁
性GaAs基板、８はｎ形不純物層で断面１１に沿
つた濃度分布が第３図ｂに示すようになつてい
る。９はシヨツトキ接合で形成されたゲート電
極、１０及び１０′はそれぞれ抵抗接触で形成さ
れたソース電極及びドレイン電極である。第３図
実施例においても、第２図の実施例と同様、素子
を微細化するために、不純物層８の不純物濃度を
大きくしてゆくと、ゲート電極９と不純物層８の
間のシヨツトキ・ゲート耐圧が低下してくるが、
第３図ｂのような濃度分布を設けたことにより、
第２図実施例に示したと同様の効果により、上記
耐圧を低下させずに、素子の微細化、高性能化が
実現できる。
る。第３図ａに示す断面図において、１は半絶縁
性GaAs基板、８はｎ形不純物層で断面１１に沿
つた濃度分布が第３図ｂに示すようになつてい
る。９はシヨツトキ接合で形成されたゲート電
極、１０及び１０′はそれぞれ抵抗接触で形成さ
れたソース電極及びドレイン電極である。第３図
実施例においても、第２図の実施例と同様、素子
を微細化するために、不純物層８の不純物濃度を
大きくしてゆくと、ゲート電極９と不純物層８の
間のシヨツトキ・ゲート耐圧が低下してくるが、
第３図ｂのような濃度分布を設けたことにより、
第２図実施例に示したと同様の効果により、上記
耐圧を低下させずに、素子の微細化、高性能化が
実現できる。
また、第３図ａの１２，１２′に示したゲート
電極端部に電界集中が生じやすいことは公知のこ
とであるが、同様の意味で、不純物層８の表面の
ｙ方向及びy′方向に、第３図ｂに示した濃度分布
を設けることは同様に効果があることは明らかで
ある。
電極端部に電界集中が生じやすいことは公知のこ
とであるが、同様の意味で、不純物層８の表面の
ｙ方向及びy′方向に、第３図ｂに示した濃度分布
を設けることは同様に効果があることは明らかで
ある。
以上説明したように、本発明によれば、接合ゲ
ート形あるいはシヨツトキ・ゲート形の電界効果
トランジスタのゲートの耐圧を、ゲートに接合し
ている不純物層の濃度分布を制御することで増大
することができ、素子の微細化及び高性能化を実
現できる効果がある。
ート形あるいはシヨツトキ・ゲート形の電界効果
トランジスタのゲートの耐圧を、ゲートに接合し
ている不純物層の濃度分布を制御することで増大
することができ、素子の微細化及び高性能化を実
現できる効果がある。
第１図は従来のシヨツトキ・ゲート形電界効果
トランジスタの断面図、第２図は第１図中の層４
内の濃度分布を示す図で、ａは従来構造の場合、
ｂは本発明実施例の場合、第３図は本発明の他の
実施例説明図でａは断面図、ｂは深さ方向での濃
度分布図である。 符号の説明、１……半絶縁性GaAs基板、２…
…GaAs膜、３……Ga0.7Al0.3As膜、４，８……
ｎ形不純物層、５……ゲート金属、６……ソース
金属、６′……ドレイン金属、７……２次元電子
ガス。
トランジスタの断面図、第２図は第１図中の層４
内の濃度分布を示す図で、ａは従来構造の場合、
ｂは本発明実施例の場合、第３図は本発明の他の
実施例説明図でａは断面図、ｂは深さ方向での濃
度分布図である。 符号の説明、１……半絶縁性GaAs基板、２…
…GaAs膜、３……Ga0.7Al0.3As膜、４，８……
ｎ形不純物層、５……ゲート金属、６……ソース
金属、６′……ドレイン金属、７……２次元電子
ガス。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成されたゲートと、該ゲー
トを挟んで形成されたソースおよびドレインと、
該半導体基板の表面に配置され該ゲートとPN接
合あるいはシヨツトキ接合が形成される第１の半
導体層と、該第１の半導体層の下部に誘起された
２次元電子ガスを多数キヤリアとして通すチヤネ
ルとを備えた電界効果半導体装置において、該第
１の半導体層内の不純物は深さ方向に濃度分布を
有し、該接合に近い部分の不純物濃度は、該接合
に遠い部分の不純仏濃度より低いことを特徴とす
る電界効果半導体装置。 ２ 特許請求の範囲第１項記載の電界効果半導体
装置において、上記第１の半導体層と上記チヤネ
ルとの間に第２の半導体層を有することを特徴と
する電界効果半導体装置。 ３ 特許請求の範囲第１項記載の電界効果半導体
装置において、上記第１の半導体層内の不純物は
該接合の外側領域で水平方向に濃度分布を有し、
該接合に近い部分における不純物濃度は、該接合
に遠い部分の不純物濃度より低いことを特徴とす
る電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982583A JPS59147463A (ja) | 1983-02-10 | 1983-02-10 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982583A JPS59147463A (ja) | 1983-02-10 | 1983-02-10 | 電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59147463A JPS59147463A (ja) | 1984-08-23 |
| JPH0433131B2 true JPH0433131B2 (ja) | 1992-06-02 |
Family
ID=12010075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982583A Granted JPS59147463A (ja) | 1983-02-10 | 1983-02-10 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147463A (ja) |
-
1983
- 1983-02-10 JP JP1982583A patent/JPS59147463A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59147463A (ja) | 1984-08-23 |
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