JPH0431328B2 - - Google Patents
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- JPH0431328B2 JPH0431328B2 JP7971285A JP7971285A JPH0431328B2 JP H0431328 B2 JPH0431328 B2 JP H0431328B2 JP 7971285 A JP7971285 A JP 7971285A JP 7971285 A JP7971285 A JP 7971285A JP H0431328 B2 JPH0431328 B2 JP H0431328B2
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- 239000003990 capacitor Substances 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000007599 discharging Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
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- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Measurement Of Resistance Or Impedance (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、圧力・張力等の物理量の変化に基づ
く物理的変位を静電容量を介して電気信号に変換
する容量式変換装置に係り、特にケースとの間に
生ずる分布容量の影響を排除した容量式変換装置
に関する。
く物理的変位を静電容量を介して電気信号に変換
する容量式変換装置に係り、特にケースとの間に
生ずる分布容量の影響を排除した容量式変換装置
に関する。
＜従来技術＞
かかる容量式変換装置は、各種プロセスの圧力
などを静電容量の変化として検出し、電気信号に
変換の上、遠方の受信部などへ伝送する場合など
に用いられている。
などを静電容量の変化として検出し、電気信号に
変換の上、遠方の受信部などへ伝送する場合など
に用いられている。
この種の容量式変換装置の従来技術として特開
昭57−26711号がある。第３図はこの従来技術の
１例を示したものである。
昭57−26711号がある。第３図はこの従来技術の
１例を示したものである。
FETQ1〜Q4で構成されたCMOS形のインバー
タG1，G2が互に縦続接続されると共にインバー
タG2の出力端とインバータG1の入力端との間へ
静電容量C1を有する単一容量形のセンサCSが直
列に挿入されている。インバータG1の入力端に
接続された静電容量C1の一端と共通電位点COM
との間には分布容量Cs1が存在する。静電容量C1
の他端と共通電位点COMとの間にも分布容量が
存在するがインバータG2の出力インピーダンス
が小さいため無視してある。インバータG1の入
出力間には定値電流制限回路CCが接続され、静
電容量C1の電荷の放電回路を形成している。各
インバータG1，G2には電源電圧＋Ｅが印加され
ている。
タG1，G2が互に縦続接続されると共にインバー
タG2の出力端とインバータG1の入力端との間へ
静電容量C1を有する単一容量形のセンサCSが直
列に挿入されている。インバータG1の入力端に
接続された静電容量C1の一端と共通電位点COM
との間には分布容量Cs1が存在する。静電容量C1
の他端と共通電位点COMとの間にも分布容量が
存在するがインバータG2の出力インピーダンス
が小さいため無視してある。インバータG1の入
出力間には定値電流制限回路CCが接続され、静
電容量C1の電荷の放電回路を形成している。各
インバータG1，G2には電源電圧＋Ｅが印加され
ている。
次に、以上の如く構成された回路の動作につき
第４図に示す波形図を参照して説明する。インバ
ータG2の出力電圧が第４図Ａに示す様に“Ｈ”
レベル（高レベル）になると、その立上りにより
静電容量C1と分布容量Cs1との直列回路が急速に
充電され、分布容量Cs1の端子電圧が急激に一定
電圧に達することにより第４図Ｂに示すとおりイ
ンバータG1の入力端の電圧はほ垂直に立上る。
このとき、インバータG1の出力は第４図Ｃに示
す通り“Ｌ”（低レベル）になるが、インバータ
G1の入出力端間に定値電流制限回路CCが接続さ
れているため、分布容量Cs1の充電電荷は定値電
流制限回路CCおよびインバータG1の出力インピ
ーダンスを介して直ちに放電を開始しても、この
放電電流が定値電流制限回路CCにより一定の電
流値i1に規制されることにより、直線的に出力電
圧（第４図Ｂ）が低下する。
第４図に示す波形図を参照して説明する。インバ
ータG2の出力電圧が第４図Ａに示す様に“Ｈ”
レベル（高レベル）になると、その立上りにより
静電容量C1と分布容量Cs1との直列回路が急速に
充電され、分布容量Cs1の端子電圧が急激に一定
電圧に達することにより第４図Ｂに示すとおりイ
ンバータG1の入力端の電圧はほ垂直に立上る。
このとき、インバータG1の出力は第４図Ｃに示
す通り“Ｌ”（低レベル）になるが、インバータ
G1の入出力端間に定値電流制限回路CCが接続さ
れているため、分布容量Cs1の充電電荷は定値電
流制限回路CCおよびインバータG1の出力インピ
ーダンスを介して直ちに放電を開始しても、この
放電電流が定値電流制限回路CCにより一定の電
流値i1に規制されることにより、直線的に出力電
圧（第４図Ｂ）が低下する。
出力電圧がインバータG1の出力が反転するス
レシホールドレベルVTHまで低下すると、インバ
ータG1の出力電圧が“Ｈ”へ転じ（第４図Ｃ）、
これによつてインバータG2の出力電圧は“Ｌ”
になる（第４図Ａ）ため、分布容量Cs1の残留電
荷が静電容量C1を介して急速に放電し、インバ
ータG1の入力端の電圧が垂直に低下（第４図Ｂ）
した後、その出力の“Ｈ”により定値電流制限回
路CCを経る一定の電流i1により分布容量Cs1が充
電され、インバータG1の入力端の電圧が直線的
に上昇する（第４図Ｂ）。
レシホールドレベルVTHまで低下すると、インバ
ータG1の出力電圧が“Ｈ”へ転じ（第４図Ｃ）、
これによつてインバータG2の出力電圧は“Ｌ”
になる（第４図Ａ）ため、分布容量Cs1の残留電
荷が静電容量C1を介して急速に放電し、インバ
ータG1の入力端の電圧が垂直に低下（第４図Ｂ）
した後、その出力の“Ｈ”により定値電流制限回
路CCを経る一定の電流i1により分布容量Cs1が充
電され、インバータG1の入力端の電圧が直線的
に上昇する（第４図Ｂ）。
インバータG1の入力端の電圧がスレシホール
ドレベルVTHに達すると、インバータG1の出力電
圧が“Ｌ”へ転じ、これによつてインバータG2
の出力電圧は“Ｈ”になるため、再びインバータ
G2からの充電が行なわれ、以上の動作を反復す
る。
ドレベルVTHに達すると、インバータG1の出力電
圧が“Ｌ”へ転じ、これによつてインバータG2
の出力電圧は“Ｈ”になるため、再びインバータ
G2からの充電が行なわれ、以上の動作を反復す
る。
ここで、スレシホールドレベルVTHを基準とし
た分布容量Cs1の端子電圧変化e1は充電時に静電
容量C1と分布容量Cs1とのインピーダンス比によ
つてインバータG2の出力電圧Ｅを分圧したもの
となるため、次式によつて示される。
た分布容量Cs1の端子電圧変化e1は充電時に静電
容量C1と分布容量Cs1とのインピーダンス比によ
つてインバータG2の出力電圧Ｅを分圧したもの
となるため、次式によつて示される。
e1＝C1／C1＋Cs1 (1)
また、端子電圧圧変化e1がスレシホールドレベ
ルVTHまで減少するのに必要とする時間t1は定値
電流制限回路CCにより規制される一定値の放電
電流i1を考慮して、 i1t1＝e1（C1＋Cs1） (2) となる。(1)、(2)式から t1＝C1Ｅ／i1 (3) を得る。
ルVTHまで減少するのに必要とする時間t1は定値
電流制限回路CCにより規制される一定値の放電
電流i1を考慮して、 i1t1＝e1（C1＋Cs1） (2) となる。(1)、(2)式から t1＝C1Ｅ／i1 (3) を得る。
なお、充放電が反復される中に、分布容量Cs1
には、スレシユホールドレベルVTHに応じた電荷
が基準電位として定められ、これを中心として充
放電が行なわれるため、充電側の端子電圧変化e1
と放電側の端子電圧変化e2とは等しくなり、この
端子電圧変化e2分の充電を定値電流制限回路CC
による一定値の電流i1によつて行なうことによ
り、充電所要時間t2もt1と等しくなつて次式が成
立する。
には、スレシユホールドレベルVTHに応じた電荷
が基準電位として定められ、これを中心として充
放電が行なわれるため、充電側の端子電圧変化e1
と放電側の端子電圧変化e2とは等しくなり、この
端子電圧変化e2分の充電を定値電流制限回路CC
による一定値の電流i1によつて行なうことによ
り、充電所要時間t2もt1と等しくなつて次式が成
立する。
t1＝t2 (4)
この場合、発振周波数ｆは、
ｆ＝１／t1＋t2＝i1／2C1E (5)
となり、分布容量Cs1の影響が排除される。
＜発明が解決しようとする問題点＞
しかしながら、この様な従来の容量式変換装置
は、定値電流制限回路CCの定電流特性に依存し
て決定されるため定値電流制限回路CCの特性の
劣化が生じると誤差による欠点を有している。こ
のため安定性の高い部品を必要とし、しかも高速
応答が要求される。
は、定値電流制限回路CCの定電流特性に依存し
て決定されるため定値電流制限回路CCの特性の
劣化が生じると誤差による欠点を有している。こ
のため安定性の高い部品を必要とし、しかも高速
応答が要求される。
＜問題点を解決するための手段＞
この発明は、以上の問題点を解決するため、各
一端が共通接続され検出すべき物理量の変化に応
じて一方が変化する１対の静電容量と、共通接続
された点がその入力端へ接続された増幅手段と、
この増幅手段の出力端と入力端との間に負帰還接
続された負帰還手段と、出力端の出力変化の数を
計数するカウント手段と、このカウント手段の任
意ビツトの出力レベルに応じて増幅手段の出力変
化を１対の静電容量の各他端へ選択的に接続して
正帰還ループを形成する選択手段と、出力端と１
対の静電容量の各他端との間に挿入され１対の静
電容量へのチヤージ量を設定する一対のチヤージ
ヤと、カウント手段の出力を積分する積分手段
と、この積分手段の出力によりチヤージヤの一方
のチヤージ量を修正する帰還手段とを具備するよ
うに構成したものである。
一端が共通接続され検出すべき物理量の変化に応
じて一方が変化する１対の静電容量と、共通接続
された点がその入力端へ接続された増幅手段と、
この増幅手段の出力端と入力端との間に負帰還接
続された負帰還手段と、出力端の出力変化の数を
計数するカウント手段と、このカウント手段の任
意ビツトの出力レベルに応じて増幅手段の出力変
化を１対の静電容量の各他端へ選択的に接続して
正帰還ループを形成する選択手段と、出力端と１
対の静電容量の各他端との間に挿入され１対の静
電容量へのチヤージ量を設定する一対のチヤージ
ヤと、カウント手段の出力を積分する積分手段
と、この積分手段の出力によりチヤージヤの一方
のチヤージ量を修正する帰還手段とを具備するよ
うに構成したものである。
＜実施例＞
以下、本発明の実施例について図面に基づき説
明する。第１図は本発明の一実施例を示す回路図
である。
明する。第１図は本発明の一実施例を示す回路図
である。
インバータG1の入力端は、物理量により変化
を受ける静電容量C1と基準の静電容量C2の各一
端が接続されている。インバータG1の入出力端
の間には抵抗R1が接続されデイスチヤージヤを
形成している。インバータG1の出力端は任意ビ
ツトｎの出力を有するカウンタCTの入力端CLと
接続されている。
を受ける静電容量C1と基準の静電容量C2の各一
端が接続されている。インバータG1の入出力端
の間には抵抗R1が接続されデイスチヤージヤを
形成している。インバータG1の出力端は任意ビ
ツトｎの出力を有するカウンタCTの入力端CLと
接続されている。
更に、インバータG1の出力端は、Ｐチヤネル
のFET Q5とＮチヤネルのFET Q6で構成された
スイツチS1と、ＮヤネルのFET Q7とＰチヤネル
のFET Q8で構成されたスイツチS2と接続されて
いる。
のFET Q5とＮチヤネルのFET Q6で構成された
スイツチS1と、ＮヤネルのFET Q7とＰチヤネル
のFET Q8で構成されたスイツチS2と接続されて
いる。
FET Q5，Q7はカウンタCTのｎビツトの出力
端Qoの電圧で、FET Q6，Q8はカウンCTのｎビ
ツトの反転出力端oの電圧でそれれ制御される。
端Qoの電圧で、FET Q6，Q8はカウンCTのｎビ
ツトの反転出力端oの電圧でそれれ制御される。
静電容量C1の他端とスイツチS1の間にはＰチ
ヤネルのFET Q9とＮチヤネルのFET Q10で構
成されたインバータG3が接続されチヤージヤを
形成している。また静電容量C2の他端とスイツ
チS2との間にもＰチヤネルのFET Q11とＮチヤ
ネルのFET Q12で構成されたインバータG4を形
成している。
ヤネルのFET Q9とＮチヤネルのFET Q10で構
成されたインバータG3が接続されチヤージヤを
形成している。また静電容量C2の他端とスイツ
チS2との間にもＰチヤネルのFET Q11とＮチヤ
ネルのFET Q12で構成されたインバータG4を形
成している。
Q13は積分器であり、電源の電圧Ｅの1/2の比
較電圧がその非反転入力端（＋）に印加され、カ
ウンタCTの出力の平均電圧が反転入力端（−）
に印加され、これ等の差の電圧を積分しその出力
端に出力する。
較電圧がその非反転入力端（＋）に印加され、カ
ウンタCTの出力の平均電圧が反転入力端（−）
に印加され、これ等の差の電圧を積分しその出力
端に出力する。
Q14はゼロ点とスパンを設定する演算器であ
り、積分器Q13の出力端の電圧V0は分圧器R2で分
圧されて演算器Q14の反転入力端（−）に印加さ
れ、一方その非反転入力端（＋）には電圧Ｅを分
圧器R3で分圧した電圧が印加されている。分圧
器R2でスパンを設定し分圧器R3でゼロ点を設定
する。
り、積分器Q13の出力端の電圧V0は分圧器R2で分
圧されて演算器Q14の反転入力端（−）に印加さ
れ、一方その非反転入力端（＋）には電圧Ｅを分
圧器R3で分圧した電圧が印加されている。分圧
器R2でスパンを設定し分圧器R3でゼロ点を設定
する。
演算器Q14の出力端はFET Q9に接続され、
FET Q10の一端は共通電位点COMに接続されて
いる。
FET Q10の一端は共通電位点COMに接続されて
いる。
一方、FET Q11には電圧Ｅが、FET Q12は共
通電位点COMの電位がそれぞれ印加されている。
通電位点COMの電位がそれぞれ印加されている。
次に、以上の如く構成された回路の動作につき
第２図に示す波形図を参照して説明する。
第２図に示す波形図を参照して説明する。
先ず、カウンタCTの出力端Qoの電圧レベルが
“Ｈ”（第２図イ，ｃ）反転出力端oの電圧レベ
ルが“Ｌ”（第２図ロ，ｄ）のときは、スイツS1
がオフでスイツチS2がオン状態となる。この状態
では、インバータG1は抵抗R1による負帰還とス
イツチS2、インバータG4および静電容量C2によ
る正帰還とにより発振する。インバータG1の出
力が“Ｈ”レベルになると（第２図イ，ｂ）イン
バータG4の出力は“Ｌ”レベル（第２図イ，ｆ）
になり、抵抗R1を介して静電容量C2の電荷を逆
方向に放電し、インバータG1の入力端の電圧を
徐々に増加させ（第２図イ，ａ）る。インバータ
G1の入力端の電圧がそのスレシホールド電圧に
達すると、その出力端の電圧（第２図イ，ｂ）が
急速に“Ｌ”レベルになると共にインバータG4
の出力が“Ｈ”レベルになり、静電容量C2を充
電してインバータG1の入力端の電圧が急激に立
上る（第２図イ，ａ）。この後、静電容量C2の電
荷を抵抗R1により放電し、インバータG1のスレ
シホールド電圧に達した時点でその出力を“Ｈ”
として、以後この動作を繰り返す。
“Ｈ”（第２図イ，ｃ）反転出力端oの電圧レベ
ルが“Ｌ”（第２図ロ，ｄ）のときは、スイツS1
がオフでスイツチS2がオン状態となる。この状態
では、インバータG1は抵抗R1による負帰還とス
イツチS2、インバータG4および静電容量C2によ
る正帰還とにより発振する。インバータG1の出
力が“Ｈ”レベルになると（第２図イ，ｂ）イン
バータG4の出力は“Ｌ”レベル（第２図イ，ｆ）
になり、抵抗R1を介して静電容量C2の電荷を逆
方向に放電し、インバータG1の入力端の電圧を
徐々に増加させ（第２図イ，ａ）る。インバータ
G1の入力端の電圧がそのスレシホールド電圧に
達すると、その出力端の電圧（第２図イ，ｂ）が
急速に“Ｌ”レベルになると共にインバータG4
の出力が“Ｈ”レベルになり、静電容量C2を充
電してインバータG1の入力端の電圧が急激に立
上る（第２図イ，ａ）。この後、静電容量C2の電
荷を抵抗R1により放電し、インバータG1のスレ
シホールド電圧に達した時点でその出力を“Ｈ”
として、以後この動作を繰り返す。
この発振に伴うインバータG1の出力変化はカ
ウンタCTにより計数され、所定の計数を終ると
カウンタCTの出力が反転してスイツチS2がオフ
でスイツチS1がオン状態になる。
ウンタCTにより計数され、所定の計数を終ると
カウンタCTの出力が反転してスイツチS2がオフ
でスイツチS1がオン状態になる。
この状態では、静電容量C2側と同じ動作が繰
り返され、所定のインバータG1の出力変化を計
数して再び静電容量C2側に切換わる。
り返され、所定のインバータG1の出力変化を計
数して再び静電容量C2側に切換わる。
以後、出力端Qo，oのレベルの反転に伴う発
振経路の選択が繰り返され、全体として第２図イ
に示す波形となる。
振経路の選択が繰り返され、全体として第２図イ
に示す波形となる。
第２図イに示す様にカウンタCTの出力端Qoの
“Ｈ”レベルの期間が“Ｌ”レベルの期間に比べ
て長い場場合には、その平均の出力電圧はＥ／２
に比べて大きくなるので、積分器Q13の出力電圧
V0は下降しインバータG3への設定電圧V0′が上昇
する。その結果、第２図イに示す状態から第２図
ロに示す状態に移行し、カウンタCTの“Ｈ”レ
ベルの期間と“Ｌ”レベルの期間とが等しくなる
様に積分器Q13の出力電圧V0が決定される。
“Ｈ”レベルの期間が“Ｌ”レベルの期間に比べ
て長い場場合には、その平均の出力電圧はＥ／２
に比べて大きくなるので、積分器Q13の出力電圧
V0は下降しインバータG3への設定電圧V0′が上昇
する。その結果、第２図イに示す状態から第２図
ロに示す状態に移行し、カウンタCTの“Ｈ”レ
ベルの期間と“Ｌ”レベルの期間とが等しくなる
様に積分器Q13の出力電圧V0が決定される。
この状態では、抵抗R1に流れる放電電流i2の平
均値2は出力端Qoが“Ｈ”、“Ｌ”の各期間で同値
となり、静電容量C1、C2への充電電圧E1、E2も
同じ値（第２図ロ，ｅ，ｆ）となる。
均値2は出力端Qoが“Ｈ”、“Ｌ”の各期間で同値
となり、静電容量C1、C2への充電電圧E1、E2も
同じ値（第２図ロ，ｅ，ｆ）となる。
カウンタCTの出力端Qoの“Ｈ”、“Ｌ”の各レ
ベルに対応するインバータG1の入力端での電圧
変化e′2、e′1は次式で与えられる。
ベルに対応するインバータG1の入力端での電圧
変化e′2、e′1は次式で与えられる。
e′1＝C1E1／C1＋C2＋Cs1 (6)
e′2＝C2E2／C1＋C2＋Cs1 (7)
また、対応する放電時間t2、t1は
t1＝e′1（C1＋C2＋Cs1）／i2 (8)
t2＝e′2（C1＋C2＋Cs1）／i2 (9)
で与えられる。
放電時間t1、t2とも等しいことから
t1＝t2 (10)
を得る。ここで、分圧器R3でのゼロ設定電圧を
ゼロとすればV0＝V0′となるので、E1＝V0、E2＝
Ｅを(6)、(7)式へ代入して、 C1V0＝C2E (11) を得る。C2Eを定数Ｋで置き換えると、 V0＝Ｋ／C1 (12) となり、分布容量Cs1の影響を受けず、静電容量
C1に反比例する出力を得ることができる。
ゼロとすればV0＝V0′となるので、E1＝V0、E2＝
Ｅを(6)、(7)式へ代入して、 C1V0＝C2E (11) を得る。C2Eを定数Ｋで置き換えると、 V0＝Ｋ／C1 (12) となり、分布容量Cs1の影響を受けず、静電容量
C1に反比例する出力を得ることができる。
また、静電容量C1とC2とを入れ変えると、同
様な手順により V0＝K′C2 (13) となり、静電容量C2に比例した出力も得ること
ができる。
様な手順により V0＝K′C2 (13) となり、静電容量C2に比例した出力も得ること
ができる。
＜発明の効果＞
第３図に示す従来の技術では、定値電流制限回
路を用いることにより、波形を第２図イに示す様
に容量差に関連して変化させたままの状態で回路
を平衡させるため、定値電流制限回路の電流i2を
一定にすることが条件であつた。
路を用いることにより、波形を第２図イに示す様
に容量差に関連して変化させたままの状態で回路
を平衡させるため、定値電流制限回路の電流i2を
一定にすることが条件であつた。
これに対して、本発明は実施例と共に具体的に
説明した様に一対のインバータで静電容量の変化
に対して充電電圧を変更し、容量差にかかわらず
同一の充電量と同一の放電量で発振させ、同一の
各部波形を現出させ、基準となる静電容量と電源
の電圧のみに関連する出力電圧を得るようにした
ので、特殊な定値電流制限回路を用いる必要もな
く、安定性の優れたしかも部品の特性の影響を受
け難い容量式変換装置とすることができる。
説明した様に一対のインバータで静電容量の変化
に対して充電電圧を変更し、容量差にかかわらず
同一の充電量と同一の放電量で発振させ、同一の
各部波形を現出させ、基準となる静電容量と電源
の電圧のみに関連する出力電圧を得るようにした
ので、特殊な定値電流制限回路を用いる必要もな
く、安定性の優れたしかも部品の特性の影響を受
け難い容量式変換装置とすることができる。
第１図は本発明の一実施例を示す回路図、第２
図は第１図に示す回路の各部の波形を示す波形
図、第３図は従来の容量式変換装置を示す回路
図、第４図は第３図に示す回路の各部の波形を示
す波形図である。 C1，C2……静電容量、G1〜G4……インバータ、
CT……カウンタ、S1，S2……スイツチ、Q13…
…積分器、Q14……演算器、Cs1……分布容量。
図は第１図に示す回路の各部の波形を示す波形
図、第３図は従来の容量式変換装置を示す回路
図、第４図は第３図に示す回路の各部の波形を示
す波形図である。 C1，C2……静電容量、G1〜G4……インバータ、
CT……カウンタ、S1，S2……スイツチ、Q13…
…積分器、Q14……演算器、Cs1……分布容量。
Claims (1)
- １ 各一端が共通接続され検出すべき物理量の変
化に応じて一方が変化する１対の静電容量と、前
記共通接続された点がその入力端へ接続された増
幅手段と、前記増幅手段の出力端と入力端との間
に負帰還接続された負帰還手段と、前記出力端の
出力変化の数を計数するカウント手段と、前記カ
ウント手段の任意ビツトの出力レベルに応じて前
記増幅手段の出力変化を前記１対の静電容量の各
他端へ選択的に接続して正帰還ループを形成する
選択手段と、前記出力端と前記１対の静電容量の
各他端との間に挿入され前記１対の静電容量への
チヤージ量を設定する一対のチヤージヤと、前記
カウント手段の出力を積分する積分手段と、前記
積分手段の出力により前記チヤージヤの一方のチ
ヤージ量を修正する帰還手段とを具備することを
特徴とする容量式変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7971285A JPS61237012A (ja) | 1985-04-15 | 1985-04-15 | 容量式変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7971285A JPS61237012A (ja) | 1985-04-15 | 1985-04-15 | 容量式変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61237012A JPS61237012A (ja) | 1986-10-22 |
| JPH0431328B2 true JPH0431328B2 (ja) | 1992-05-26 |
Family
ID=13697817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7971285A Granted JPS61237012A (ja) | 1985-04-15 | 1985-04-15 | 容量式変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237012A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0543378Y2 (ja) * | 1986-11-26 | 1993-11-01 |
-
1985
- 1985-04-15 JP JP7971285A patent/JPS61237012A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61237012A (ja) | 1986-10-22 |
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