JPS6351246B2 - - Google Patents
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- JPS6351246B2 JPS6351246B2 JP6757180A JP6757180A JPS6351246B2 JP S6351246 B2 JPS6351246 B2 JP S6351246B2 JP 6757180 A JP6757180 A JP 6757180A JP 6757180 A JP6757180 A JP 6757180A JP S6351246 B2 JPS6351246 B2 JP S6351246B2
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Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
Description
【発明の詳細な説明】
本発明は、容量形センサを用いて、各種プロセ
ス量に応じた物理的変位を電気信号へ変換する容
量形変位変換方式に関するものである。
ス量に応じた物理的変位を電気信号へ変換する容
量形変位変換方式に関するものである。
かゝる容量形センサは、差動容量形センサ等と
して広汎に用いられているが、センサ自身に起電
力を有しないため、何等かの手段により電気信号
を印加し、センサの状態変化を電気的に取り出す
ことが必要となつており、本出願人の別途出願に
よる「容量形センサの駆動方式」（特願昭55−
38702号）が提案されている。
して広汎に用いられているが、センサ自身に起電
力を有しないため、何等かの手段により電気信号
を印加し、センサの状態変化を電気的に取り出す
ことが必要となつており、本出願人の別途出願に
よる「容量形センサの駆動方式」（特願昭55−
38702号）が提案されている。
第１図は、「容量形センサの駆動方式」に開示
されている回路図であり、固定電極SP1，SP2と
可動電極MPとにより、第１および第２静電容量
C1，C2を形成する差動容量形センサは、検出す
べき物理的変位に応じて可動電極MPが、固定電
極SP1，SP2間を移動するため、物理的変位にし
たがつて第１および第２静電容量C1，C2が差動
的に変化するものとなつており、固定電極SP1，
SP2がゲート回路等のスイツチS1，S2を介しイン
バータINの入力へ接続され、インバータINの入
出力間には抵抗器R1が挿入されていると共に、
インバータINの出力はカウンタとして用いられ
るフリツプフロツプ回路（以下、FFC）FFのク
ロツク入力CLへ与えられている。
されている回路図であり、固定電極SP1，SP2と
可動電極MPとにより、第１および第２静電容量
C1，C2を形成する差動容量形センサは、検出す
べき物理的変位に応じて可動電極MPが、固定電
極SP1，SP2間を移動するため、物理的変位にし
たがつて第１および第２静電容量C1，C2が差動
的に変化するものとなつており、固定電極SP1，
SP2がゲート回路等のスイツチS1，S2を介しイン
バータINの入力へ接続され、インバータINの入
出力間には抵抗器R1が挿入されていると共に、
インバータINの出力はカウンタとして用いられ
るフリツプフロツプ回路（以下、FFC）FFのク
ロツク入力CLへ与えられている。
また、スイツチS1，S2は、カウント出力に相当
するFFC，FFの出力Ｑおよびにより制御され、
交互にオン、オフを行なうものとなつており、出
力Ｑの“Ｈ”（高レベル）によりスイツチS1がオ
ン、出力の“Ｈ”によりスイツチS2がオンとな
る。
するFFC，FFの出力Ｑおよびにより制御され、
交互にオン、オフを行なうものとなつており、出
力Ｑの“Ｈ”（高レベル）によりスイツチS1がオ
ン、出力の“Ｈ”によりスイツチS2がオンとな
る。
なお、FFC，FFは、クロツク入力CLが“Ｌ”
（低レベル）から“Ｈ”へ転ずるときに反転を行
なうものとなつている一方、インバータINには、
出力の反転する入力側スレシホールドレベルが、
立上り時に高く、立下り時に低いヒステリヒス特
性を有するものが用いられている。
（低レベル）から“Ｈ”へ転ずるときに反転を行
なうものとなつている一方、インバータINには、
出力の反転する入力側スレシホールドレベルが、
立上り時に高く、立下り時に低いヒステリヒス特
性を有するものが用いられている。
このため、各部の波形を第２図のタイムチヤー
トに示すとおり、FFC，FFの出力Ｑが“Ｈ”の
とき、インバータINの出力ａも“Ｈ”であれば、
抵抗器R1およびスイツチS1を介して第１静電容
量C1に対する充電がなされ、その端子電圧ｂが
上昇し、インバータINの立上りレベルULに達す
ると、出力ａが“Ｌ”となり、今度は、スイツチ
S1、抵抗器R1およびインバータINの出力インピ
ーダンスを介して、第１静電容量C1の充電々荷
が放電し、端子電圧ｂがインバータINの立下り
レベルDLまで低下すれば、出力ａが“Ｈ”へ転
じ、これによつてFFC，FFの出力Ｑが“Ｌ”に
なると同時に、出力が“Ｈ”へ反転する。
トに示すとおり、FFC，FFの出力Ｑが“Ｈ”の
とき、インバータINの出力ａも“Ｈ”であれば、
抵抗器R1およびスイツチS1を介して第１静電容
量C1に対する充電がなされ、その端子電圧ｂが
上昇し、インバータINの立上りレベルULに達す
ると、出力ａが“Ｌ”となり、今度は、スイツチ
S1、抵抗器R1およびインバータINの出力インピ
ーダンスを介して、第１静電容量C1の充電々荷
が放電し、端子電圧ｂがインバータINの立下り
レベルDLまで低下すれば、出力ａが“Ｈ”へ転
じ、これによつてFFC，FFの出力Ｑが“Ｌ”に
なると同時に、出力が“Ｈ”へ反転する。
すると、スイツチS1がオフ、スイツチS2がオン
となり、前述と同様の充放電が第２静電容量C2
において行なわれ、出力ａが再度“Ｌ”から
“Ｈ”へ転ずると、FFC，FFが反転し、以上の動
作を反復する。
となり、前述と同様の充放電が第２静電容量C2
において行なわれ、出力ａが再度“Ｌ”から
“Ｈ”へ転ずると、FFC，FFが反転し、以上の動
作を反復する。
したがつて、FFC，FFにCMOS
（Complementary Metal Oxide
Semiconductor.）回路を用いれば、電源電圧＋
Ｅ、−Ｅとほゞ等しい波高値の“Ｈ”、“Ｌ”出力
が得られるため、第２図ｄに示すとおり、FFC，
FFの出力Ｑからは第１静電容量C1に応じた“Ｈ”
期間t1を有すると共に、第２静電容量C2に応じた
“Ｌ”期間t2を有する複流のパルス信号が得られ、
これを抵抗器R2とコンデンサC3とからなる積分
回路により平均化すれば、次式の演算に基づく出
力電圧Eoが得られる。
（Complementary Metal Oxide
Semiconductor.）回路を用いれば、電源電圧＋
Ｅ、−Ｅとほゞ等しい波高値の“Ｈ”、“Ｌ”出力
が得られるため、第２図ｄに示すとおり、FFC，
FFの出力Ｑからは第１静電容量C1に応じた“Ｈ”
期間t1を有すると共に、第２静電容量C2に応じた
“Ｌ”期間t2を有する複流のパルス信号が得られ、
これを抵抗器R2とコンデンサC3とからなる積分
回路により平均化すれば、次式の演算に基づく出
力電圧Eoが得られる。
すなわち、積分回路の平均化作用により、パル
ス信号ｄの正負波形面積が平均化されるため、 Eo＝t1／t1＋t2・（＋Ｅ）−t2／t1＋t2・（−Ｅ） ＝t1−t2／t1＋t2・Ｅ ……(1) となり、期間t1，t2が第１および第２静電容量に
対応するため、 Eo＝C1−C2／C1＋C2・Ｅ ……(2) と同等の結果が得られ、第１および第２静電容量
C1，C2の変化に応じた出力電圧Eoが生ずると共
に、第１および第２静電容量C1，C2の同方向か
つ均等な変動は消去される。
ス信号ｄの正負波形面積が平均化されるため、 Eo＝t1／t1＋t2・（＋Ｅ）−t2／t1＋t2・（−Ｅ） ＝t1−t2／t1＋t2・Ｅ ……(1) となり、期間t1，t2が第１および第２静電容量に
対応するため、 Eo＝C1−C2／C1＋C2・Ｅ ……(2) と同等の結果が得られ、第１および第２静電容量
C1，C2の変化に応じた出力電圧Eoが生ずると共
に、第１および第２静電容量C1，C2の同方向か
つ均等な変動は消去される。
こゝで、可変電極MPの変位をｍとし、C1−C2
を１、C1＋C2を２として相互の関係を示せば第
３図のものとなるが、実際には第１図に示すとお
り、固定電極SP1，SP2には収容ケース等との分
布容量Cs1，Cs2が存在しており、第３図の２にこ
れが加算され、同図３のとおりC1＋Cs1＋C2＋
Cs2の値として現われるため、これが計測上の誤
差となる欠点を生ずる。
を１、C1＋C2を２として相互の関係を示せば第
３図のものとなるが、実際には第１図に示すとお
り、固定電極SP1，SP2には収容ケース等との分
布容量Cs1，Cs2が存在しており、第３図の２にこ
れが加算され、同図３のとおりC1＋Cs1＋C2＋
Cs2の値として現われるため、これが計測上の誤
差となる欠点を生ずる。
本発明は、かかる欠点を根本的に解消する目的
を有し、簡単な構成により分布容量の影響を完全
に排除することのできる極めて効果的な容量形変
位変換方式を提供するものである。
を有し、簡単な構成により分布容量の影響を完全
に排除することのできる極めて効果的な容量形変
位変換方式を提供するものである。
以下、実施例を示す図によつて本発明の詳細を
説明するが、まず、原理から説明する。
説明するが、まず、原理から説明する。
第４図は、分布容量Cs1，Cs2が等しいものと
し、これによる充放電期間の延長分t0を、第２図
ｄのパルス信号から除去した場合の波形図であ
り、(1)式のt1，t2から各々t0を差引くことにより
分布容量Cs1，Cs2の影響が排除される。
し、これによる充放電期間の延長分t0を、第２図
ｄのパルス信号から除去した場合の波形図であ
り、(1)式のt1，t2から各々t0を差引くことにより
分布容量Cs1，Cs2の影響が排除される。
次に、充放電期間の延長分t0求める。分布容量
Cs1とCs2が共にCsに等しいものとし、Ａを電源電
圧とインバータIN1のスレシホールド電圧により
決まる定数とすると、例えば期間t1では静電容量
C1に並列に分布容量Csが接続された形となり、
これとインバータIN1、抵抗R1で非安定マルチバ
イブレータが構成され、期間t1は t1＝AR1（C1＋Cs） となる。
Cs1とCs2が共にCsに等しいものとし、Ａを電源電
圧とインバータIN1のスレシホールド電圧により
決まる定数とすると、例えば期間t1では静電容量
C1に並列に分布容量Csが接続された形となり、
これとインバータIN1、抵抗R1で非安定マルチバ
イブレータが構成され、期間t1は t1＝AR1（C1＋Cs） となる。
従つて、分布容量Csに対応する充放電時間の延
長分t0は、 t0＝AR1Cs として求めることができる。これは、期間t2側で
計算しても同様の結果となる。
長分t0は、 t0＝AR1Cs として求めることができる。これは、期間t2側で
計算しても同様の結果となる。
第５図は本発明の原理を説明するためのパルス
信号ｄの波形図である。
信号ｄの波形図である。
差圧などにより、可動電極MPが変位するとこ
れに伴なつて静電容量C1，C2の割合いが変化し、
例えば第５図Ａ１，〜Ａ３の様にパルス信号ｄの
正極期間＋Ｅと負極期間−Ｅが変化するがこの中
には分布容量Cs1とCs1に基づく充放電期間の延長
分t0が含まれる。
れに伴なつて静電容量C1，C2の割合いが変化し、
例えば第５図Ａ１，〜Ａ３の様にパルス信号ｄの
正極期間＋Ｅと負極期間−Ｅが変化するがこの中
には分布容量Cs1とCs1に基づく充放電期間の延長
分t0が含まれる。
従つて、この延長分t0を第５図Ａ１，〜Ａ３の
波形から削除したＢ１，〜Ｂ３で示す波形パルス
信号ｄであれば正しく静電容量C1，C2に対応し
たパルス信号ｄとなる。
波形から削除したＢ１，〜Ｂ３で示す波形パルス
信号ｄであれば正しく静電容量C1，C2に対応し
たパルス信号ｄとなる。
しかし、これ等の波形Ｂ１，〜Ｂ３と同じ波形
でなくても、これ等の正負の電圧の平滑した電圧
値が同じ第５図Ｃ１，〜Ｃ３に示す波形のパルス
信号ｄであつても出力電圧E0に誤差を生じない。
でなくても、これ等の正負の電圧の平滑した電圧
値が同じ第５図Ｃ１，〜Ｃ３に示す波形のパルス
信号ｄであつても出力電圧E0に誤差を生じない。
従つて、例えば第５図Ｃ１，〜Ｃ３に示すよう
にパルス信号ｄの正の半サイクル期間が増加し、
負の半サイクル期間が減少する場合には、その増
加傾向を助長すると共に減少傾向を助長するよう
に直流電流で充放電を加速するようにすれば、そ
の電圧の平滑値は充放電期間の延長分t0を除去し
た第５図Ｂ１，〜Ｂ３の場合と等価になる。
にパルス信号ｄの正の半サイクル期間が増加し、
負の半サイクル期間が減少する場合には、その増
加傾向を助長すると共に減少傾向を助長するよう
に直流電流で充放電を加速するようにすれば、そ
の電圧の平滑値は充放電期間の延長分t0を除去し
た第５図Ｂ１，〜Ｂ３の場合と等価になる。
例えば、第５図Ａ３の1.250：0.750の正負の比
率をＢ３のように波形の削除によつて正しい
1.000：0.500の比率に補正することに代えて、Ｃ
３のように正／負の期間に対して直流電流で充放
電を加速してその充放電を増加／減少させて連続
矩形波の形で1.333：0.677のように補正をしても
結果が等価になる。
率をＢ３のように波形の削除によつて正しい
1.000：0.500の比率に補正することに代えて、Ｃ
３のように正／負の期間に対して直流電流で充放
電を加速してその充放電を増加／減少させて連続
矩形波の形で1.333：0.677のように補正をしても
結果が等価になる。
以下の説明から判るように充放電を加速するた
めに直流電流を印加することによつて、分布容量
の影響を除去することが可能となる。
めに直流電流を印加することによつて、分布容量
の影響を除去することが可能となる。
具体的には、例えば可動電極MPの変位により
相補的に変化する静電容量C1，C2の両端がほぼ
一定の分布容量Cs1，Cs2で短絡されるので、可動
電極MPの変位に対するこれ等の合成の容量変化
が直線的でなくなり、非直線性が生じる。
相補的に変化する静電容量C1，C2の両端がほぼ
一定の分布容量Cs1，Cs2で短絡されるので、可動
電極MPの変位に対するこれ等の合成の容量変化
が直線的でなくなり、非直線性が生じる。
そこで、この点に着目して例えば、差圧などを
印加して可動電極MPを所定量だけ変位させこれ
に対応する出力電圧を測定して、非直線性の度合
いが最小になるように印加する直流電流を調整す
ることによつて分布容量の影響を除去する。
印加して可動電極MPを所定量だけ変位させこれ
に対応する出力電圧を測定して、非直線性の度合
いが最小になるように印加する直流電流を調整す
ることによつて分布容量の影響を除去する。
第６図は以上の原理に基づく本発明の実施例を
示す回路図であり、第１図のスイツチS1，S2を切
替形としたうえ、第１および第２静電容量C1，
C2がインバータINへ接続されない期間に、第１
および第２静電容量C1，C2へ抵抗器R3を介して
電源電圧＋Ｅを与え、第１および第２静電容量
C1，C2ならびに分布容量Cs1，Cs2に対する充電
を行なうものとなつている。
示す回路図であり、第１図のスイツチS1，S2を切
替形としたうえ、第１および第２静電容量C1，
C2がインバータINへ接続されない期間に、第１
および第２静電容量C1，C2へ抵抗器R3を介して
電源電圧＋Ｅを与え、第１および第２静電容量
C1，C2ならびに分布容量Cs1，Cs2に対する充電
を行なうものとなつている。
次に、第６図に示す回路の動作を第７図に示す
波形図を用いて説明する。
波形図を用いて説明する。
まず、フリツプフロツプ回路FFの出力端Ｑの
パルス信号ｄが第７図ｄに示すハイレベル（＋
Ｅ）の状態にある期間t1′について説明する。
パルス信号ｄが第７図ｄに示すハイレベル（＋
Ｅ）の状態にある期間t1′について説明する。
この状態では、スイツチS1は静電容量C1側に
接続され、スイツチS2抵抗R3側に接続されてい
る。このとき、インバータINの出力端ａのレベ
ルがハイレベル（第７図ａ）の状態にあれば抵抗
R1を介して静電容量C1と分布容量Cs1の並列容量
を充電するので、インバータINの入力端の電位
は直線的に上昇する（第７図ｂ）。この場合のイ
ンバータの入力端ｂの電圧は前回の期間t2′の短
い時間のあいだしか抵抗R3から静電容量C1と分
布容量Cs1の並列容量が充電されていなかつたの
で、立下りレベルDLから僅かしか上昇していな
い。従つて、長時間を要してインバータINの立
上りレベルULに達する（第７図ｂ）。
接続され、スイツチS2抵抗R3側に接続されてい
る。このとき、インバータINの出力端ａのレベ
ルがハイレベル（第７図ａ）の状態にあれば抵抗
R1を介して静電容量C1と分布容量Cs1の並列容量
を充電するので、インバータINの入力端の電位
は直線的に上昇する（第７図ｂ）。この場合のイ
ンバータの入力端ｂの電圧は前回の期間t2′の短
い時間のあいだしか抵抗R3から静電容量C1と分
布容量Cs1の並列容量が充電されていなかつたの
で、立下りレベルDLから僅かしか上昇していな
い。従つて、長時間を要してインバータINの立
上りレベルULに達する（第７図ｂ）。
この立上りレベルULに達するとインバータIN
の出力端ａのレベルがローレベルに反転する（第
７図ａ）。しかし、このときはフリツプフロツプ
回路FFの入力端CLはその変化がダウンエツジで
あるので出力Ｑは変化しない（第７図ｄ）。
の出力端ａのレベルがローレベルに反転する（第
７図ａ）。しかし、このときはフリツプフロツプ
回路FFの入力端CLはその変化がダウンエツジで
あるので出力Ｑは変化しない（第７図ｄ）。
次に、インバータINの出力端ａのレベルがロ
ーレベルに反転（第７図ａ）したので、抵抗R1
を介して静電容量C1と分布容量Cs1の並列容量の
電荷を放電する。従つて、インバータINの入力
端の電位は直線的に下降する（第７図ｂ）。そし
て、インバータINの立下りレベルDLに達する
（第７図ｂ）とその出力端ａのレベルが反転し、
ハイレベルになる（第７図ａ）と共にフリツプフ
ロツプ回路FFの出力端ｄのレベルがローレベル
に反転する（第７図ｄ）。以上で、期間t1′の状態
が終わる。
ーレベルに反転（第７図ａ）したので、抵抗R1
を介して静電容量C1と分布容量Cs1の並列容量の
電荷を放電する。従つて、インバータINの入力
端の電位は直線的に下降する（第７図ｂ）。そし
て、インバータINの立下りレベルDLに達する
（第７図ｂ）とその出力端ａのレベルが反転し、
ハイレベルになる（第７図ａ）と共にフリツプフ
ロツプ回路FFの出力端ｄのレベルがローレベル
に反転する（第７図ｄ）。以上で、期間t1′の状態
が終わる。
次に、フリツプフロツプ回路FFの出力端ｄの
レベルがローレベル（−Ｅ）に反転した状態につ
いて説明する。
レベルがローレベル（−Ｅ）に反転した状態につ
いて説明する。
この場合は、スイツチS1が抵抗R3側に切り替
えられ、スイツチS2が静電容量C2側に切り替え
られて期間t2′の状態になる。
えられ、スイツチS2が静電容量C2側に切り替え
られて期間t2′の状態になる。
このとき、インバータINの出力ａがハイレベ
ルの状態（第７図ａ）になるので、抵抗R1を介
して静電容量C2と分布容量Cs2の並列容量が充電
される。しかし、この場合はインバータINの入
力端ｃの電圧は前回の期間t1′の状態で長時間の
あいだ抵抗R3で充電され電圧が高くなつている
ので、R1を介する充電により短い期間でインバ
ータの立上りレベルULに達する（第７図ｃ）。
ルの状態（第７図ａ）になるので、抵抗R1を介
して静電容量C2と分布容量Cs2の並列容量が充電
される。しかし、この場合はインバータINの入
力端ｃの電圧は前回の期間t1′の状態で長時間の
あいだ抵抗R3で充電され電圧が高くなつている
ので、R1を介する充電により短い期間でインバ
ータの立上りレベルULに達する（第７図ｃ）。
インバータの立上りレベルULに達すると、イ
ンバータINの出力ａのレベルはローレベルに反
転し、静電容量C2と分布容量Cs2の並列容量に充
電された電荷は抵抗R1を介して放電され、その
入力端の電圧（第７図ｃ）は直線的に低下して立
下りレベルDLに達して再び期間t1′の状態になる。
以降、これを繰り返す。
ンバータINの出力ａのレベルはローレベルに反
転し、静電容量C2と分布容量Cs2の並列容量に充
電された電荷は抵抗R1を介して放電され、その
入力端の電圧（第７図ｃ）は直線的に低下して立
下りレベルDLに達して再び期間t1′の状態になる。
以降、これを繰り返す。
以上の動作の説明から解るように、発振をして
いない側の静電容量が抵抗R3から充電されるこ
とにより、これによつて上昇した端子ｂ，ｃの電
圧を基準としてインバータINによる充放電が行
われるので、これにより期間t1′とt2′を調節する
ことができるのである。
いない側の静電容量が抵抗R3から充電されるこ
とにより、これによつて上昇した端子ｂ，ｃの電
圧を基準としてインバータINによる充放電が行
われるので、これにより期間t1′とt2′を調節する
ことができるのである。
いま、第２図に示す様に静電容量C1，C2に関
連する期間t1，t2と第７図ｄの正／負の期間t1′，
t2′との関係を、Ｋを抵抗R3に関連して与えられ
た定数として、求めると、 t1′＝t1−Kt2／t1 t2′＝t2−Kt1／t2 となる。
連する期間t1，t2と第７図ｄの正／負の期間t1′，
t2′との関係を、Ｋを抵抗R3に関連して与えられ
た定数として、求めると、 t1′＝t1−Kt2／t1 t2′＝t2−Kt1／t2 となる。
すなわち、発振が停止している側の静電容量の
端子電圧の上昇によつて短縮される充放電期間の
短縮の度合いは、他方の充放電期間が大きいほど
大きくなり、自身の充放電期間が短いとき（自身
の静電容量が小さいとき）ほど短縮の度合いは大
きくなる。その短縮の度合いはＫを調節して決定
することができる。
端子電圧の上昇によつて短縮される充放電期間の
短縮の度合いは、他方の充放電期間が大きいほど
大きくなり、自身の充放電期間が短いとき（自身
の静電容量が小さいとき）ほど短縮の度合いは大
きくなる。その短縮の度合いはＫを調節して決定
することができる。
具体的には、例えば入力として差圧を印加しこ
れに対応する出力電圧を測定し、この入出力関係
がリニアな特性を持つように抵抗R3調節して分
布容量の影響を除去する。
れに対応する出力電圧を測定し、この入出力関係
がリニアな特性を持つように抵抗R3調節して分
布容量の影響を除去する。
ただし、充放電の１サイクル毎にスイツチS1，
S2の切り替え動作を行い、この動作時間による影
響が無視出来ない場合には第８図の回路図に示す
通り、複数のフリツプフロツプ回路FF1〜FFR4
をカスケード接続したカウンタを用いてスイツチ
S1，S2の切り替え動作をすれば良い。
S2の切り替え動作を行い、この動作時間による影
響が無視出来ない場合には第８図の回路図に示す
通り、複数のフリツプフロツプ回路FF1〜FFR4
をカスケード接続したカウンタを用いてスイツチ
S1，S2の切り替え動作をすれば良い。
このようにすると、第９図に示す様に複数個の
充放電毎にスイツチS1，S2の切り替えを１回すれ
ば良く、スイツチS1，S2の切り替え動作の影響を
無視することができる。その代わり、抵抗R3の
調節量は１サイクル毎にスイツチを切り替える場
合に比べて、例えば第８図の場合には４倍にな
る。これは各サイクルでの延長分t0は同じと考え
られるからである。
充放電毎にスイツチS1，S2の切り替えを１回すれ
ば良く、スイツチS1，S2の切り替え動作の影響を
無視することができる。その代わり、抵抗R3の
調節量は１サイクル毎にスイツチを切り替える場
合に比べて、例えば第８図の場合には４倍にな
る。これは各サイクルでの延長分t0は同じと考え
られるからである。
また、抵抗器R3の値が抵抗器R1の値に比して
大きい場合には、第１０図の回路図に示すとお
り、固定電極SP1，SP2毎に抵抗器R3A，R3Bを接
続し、常時充電回路を形成しておくことも可能で
あり、この場合にはスイツチS1，S2を単なるオ
ン、オフ形とすることができるため、構成が簡略
化される。
大きい場合には、第１０図の回路図に示すとお
り、固定電極SP1，SP2毎に抵抗器R3A，R3Bを接
続し、常時充電回路を形成しておくことも可能で
あり、この場合にはスイツチS1，S2を単なるオ
ン、オフ形とすることができるため、構成が簡略
化される。
なお、第１および第２静電容量C1，C2のいず
れか一方のみを可変とし、他方を固定の基準容量
としてもよく、FFC，FFの出力から得られるパ
ルス信号を単極性としても同様であり、種々の変
形が自在である。
れか一方のみを可変とし、他方を固定の基準容量
としてもよく、FFC，FFの出力から得られるパ
ルス信号を単極性としても同様であり、種々の変
形が自在である。
以上の説明により明らかなとおり本発明によれ
ば、簡単な構成により分布容量の影響が排除さ
れ、正確かつ確実な変換特性が得られるため、容
量形センサを用いる各種プロセス量の変換装置に
おいて多大の効果が得られる。
ば、簡単な構成により分布容量の影響が排除さ
れ、正確かつ確実な変換特性が得られるため、容
量形センサを用いる各種プロセス量の変換装置に
おいて多大の効果が得られる。
第１図は本発明の前提となる回路図、第２図は
第１図における各部の波形を示すタイムチヤー
ト、第３図は可動電極の変位に対する第１および
第２静電容量の差と和の変化を示す図、第４図お
よび第５図は本発明の原理を示す波形図、第６図
は本発明の実施例を示す回路図、第７図は第６図
における各部の波形を示すタイムチヤート、第８
図は他の実施例を示す回路図、第９図は第８図に
おける各部の波形を示すタイムチヤート、第１０
図は簡略化した実施例の回路図である。 C1……第１静電容量、C2……第２静電容量、
R1，R3，R3A，R3B……抵抗器、IN……インバー
タ、FF，FF1〜FF4……FFC（フリツプフロツプ
回路：カウンタ）、S1，S2……スイツチ。
第１図における各部の波形を示すタイムチヤー
ト、第３図は可動電極の変位に対する第１および
第２静電容量の差と和の変化を示す図、第４図お
よび第５図は本発明の原理を示す波形図、第６図
は本発明の実施例を示す回路図、第７図は第６図
における各部の波形を示すタイムチヤート、第８
図は他の実施例を示す回路図、第９図は第８図に
おける各部の波形を示すタイムチヤート、第１０
図は簡略化した実施例の回路図である。 C1……第１静電容量、C2……第２静電容量、
R1，R3，R3A，R3B……抵抗器、IN……インバー
タ、FF，FF1〜FF4……FFC（フリツプフロツプ
回路：カウンタ）、S1，S2……スイツチ。
Claims (1)
- １ 検出すべき物理的変位に応じて少なくとも一
方が変化する第１および第２静電容量と、該第１
および第２静電容量に対し抵抗器を介して充放電
を行なうインバータと、該インバータの出力変化
をカウントするカウンタと、該カウンタのカウン
ト出力により制御され前記第１および第２静電容
量を前記インバータの入力へ交互に接続するスイ
ツチとからなる変位変換装置において、前記第１
および第２静電容量が前記インバータへ接続され
ない期間に該第１および第２静電容量ならびに分
布容量に対する充電を行なうことを特徴とする容
量形変位変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6757180A JPS56163403A (en) | 1980-05-21 | 1980-05-21 | Capacitive type displacement conversion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6757180A JPS56163403A (en) | 1980-05-21 | 1980-05-21 | Capacitive type displacement conversion system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56163403A JPS56163403A (en) | 1981-12-16 |
| JPS6351246B2 true JPS6351246B2 (ja) | 1988-10-13 |
Family
ID=13348766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6757180A Granted JPS56163403A (en) | 1980-05-21 | 1980-05-21 | Capacitive type displacement conversion system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56163403A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60242317A (ja) * | 1984-03-17 | 1985-12-02 | ザルトリウス・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 差動コンデンサ形測定センサのための回路装置 |
| EP0415553B1 (en) * | 1989-07-31 | 1996-01-17 | Kabushiki Kaisha Machida Seisakusho | Bending device |
-
1980
- 1980-05-21 JP JP6757180A patent/JPS56163403A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56163403A (en) | 1981-12-16 |
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