JPH0449536Y2 - - Google Patents
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- JPH0449536Y2 JPH0449536Y2 JP18151186U JP18151186U JPH0449536Y2 JP H0449536 Y2 JPH0449536 Y2 JP H0449536Y2 JP 18151186 U JP18151186 U JP 18151186U JP 18151186 U JP18151186 U JP 18151186U JP H0449536 Y2 JPH0449536 Y2 JP H0449536Y2
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- JP
- Japan
- Prior art keywords
- output
- capacitance
- input terminal
- variable capacitor
- operational amplifier
- Prior art date
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- 239000003990 capacitor Substances 0.000 claims description 36
- 238000006073 displacement reaction Methods 0.000 claims description 16
- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 13
- 230000010355 oscillation Effects 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は、差圧あるいは圧力などによる変位を
静電容量を介して電気信号に変換する変位変換装
置に係り、特にその精度を向上させた変位変換装
置に関する。
静電容量を介して電気信号に変換する変位変換装
置に係り、特にその精度を向上させた変位変換装
置に関する。
＜従来の技術＞
第８図に本考案の改良のベースとなる特願昭60
−49656号「容量式変換回路」に開示されている
従来の変位変換装置を示し、これについて説明す
る。
−49656号「容量式変換回路」に開示されている
従来の変位変換装置を示し、これについて説明す
る。
G1は一方の入力端に変位を検出するセンサと
しての可変容量CXの一端が接続され他方の入力
端に一定電圧Vsが印加された演算増幅器であり、
その出力端は可変容量CXの他端に接続されてい
る。
しての可変容量CXの一端が接続され他方の入力
端に一定電圧Vsが印加された演算増幅器であり、
その出力端は可変容量CXの他端に接続されてい
る。
G2はヒステリシス特性をもつ比較器であり、
その入力端に演算増幅器G1の出力が与えられて
いる。この比較器G1は、例えば第９図で示すよ
うなインバータG21、G22を２段カスケード接続
し入力抵抗Rsと帰還抵抗Rfの２本の抵抗を接続
したシユミツト・トリガ回路が用いられている。
その入力端に演算増幅器G1の出力が与えられて
いる。この比較器G1は、例えば第９図で示すよ
うなインバータG21、G22を２段カスケード接続
し入力抵抗Rsと帰還抵抗Rfの２本の抵抗を接続
したシユミツト・トリガ回路が用いられている。
比較器G2の出力端と演算増幅器G1の反転入力
端（−）との間には定値電流制限回路CCが接続
され一定電流ｉが流されている。
端（−）との間には定値電流制限回路CCが接続
され一定電流ｉが流されている。
次に、このように構成された変位変換装置の動
作について第１０図に示す波形図を参照して説明
する。
作について第１０図に示す波形図を参照して説明
する。
第１０図イは演算増幅器G1の出力端B1におけ
る電圧波形、第１０図ロは比較器G2の出力端C1
における電圧波形である。なお、演算増幅器G1
の反転入力端（−）であるA1点における電圧は
一定である。
る電圧波形、第１０図ロは比較器G2の出力端C1
における電圧波形である。なお、演算増幅器G1
の反転入力端（−）であるA1点における電圧は
一定である。
比較器G2の出力端C1のレベルがハイレベルに
あるときは一定電流ｉが可変容量Cxに流れ込む。
これによりA1点のレベルが上がろうとするが演
算増幅器G1の出力端B1のレベルが下がり可変容
量Cxの他端のレベルを下げA1点が一定電圧Vsに
なるように制御される。
あるときは一定電流ｉが可変容量Cxに流れ込む。
これによりA1点のレベルが上がろうとするが演
算増幅器G1の出力端B1のレベルが下がり可変容
量Cxの他端のレベルを下げA1点が一定電圧Vsに
なるように制御される。
一方、比較器G2として第９図に示すシユミツ
ト・トリガ回路を用いた場合、この回路のＨ側の
スレツシユホールド電圧VuとＬ側のスレツシユ
ホールド電圧Vlは次のように概算される。
ト・トリガ回路を用いた場合、この回路のＨ側の
スレツシユホールド電圧VuとＬ側のスレツシユ
ホールド電圧Vlは次のように概算される。
Vu＝（Rs＋Rf）・Vth／Rf ……(1)
Vl＝｛（Rs＋Rf）／Rf｝×｛Vth−（RsE）／（Rs
＋Rf）｝ ……(2) B1点のレベルが比較器G2のＬ側のスレツシユ
ホールド電圧Vlに達すると比較器G2の出力がハ
イレベルからローレベルに反転する。これによ
り、一定電流ｉが可変容量Cxより流れ出てA1点
の電流が下がろうとするが、演算増幅器G1の出
力端B1のレベルがあがり可変容量Cxの他端の電
位を上げA1点を一定電圧Vsに保つ。
＋Rf）｝ ……(2) B1点のレベルが比較器G2のＬ側のスレツシユ
ホールド電圧Vlに達すると比較器G2の出力がハ
イレベルからローレベルに反転する。これによ
り、一定電流ｉが可変容量Cxより流れ出てA1点
の電流が下がろうとするが、演算増幅器G1の出
力端B1のレベルがあがり可変容量Cxの他端の電
位を上げA1点を一定電圧Vsに保つ。
出力端B1のレベルが上がり比較器G2のＨ側の
スレツシユホールド電圧Vuに達すると、比較器
G2の出力がローレベルからハイレベルに反転し、
最初の状態に戻る。以後この様な状態が繰り返し
て行われ、 T1＝｛CX・（Vu−Vl）｝／ｉ ……(3) なる周期での発振が行われる。
スレツシユホールド電圧Vuに達すると、比較器
G2の出力がローレベルからハイレベルに反転し、
最初の状態に戻る。以後この様な状態が繰り返し
て行われ、 T1＝｛CX・（Vu−Vl）｝／ｉ ……(3) なる周期での発振が行われる。
＜考案が解決しようとする問題点＞
しかしながら、この様な変位変換装置では変位
を検出するセンサを小形化する場合に、可変容量
Cxを構成する電極相互の距離は変化させずに電
極自身の面積を小さくする。この様な構成にする
と変位のスパンは変えずに効果的に小形化するこ
とができるが、可変容量Cxの値が小さくなる。
その結果、発振周波数が高くなり変換回路の遅れ
が無視出来なくなる。
を検出するセンサを小形化する場合に、可変容量
Cxを構成する電極相互の距離は変化させずに電
極自身の面積を小さくする。この様な構成にする
と変位のスパンは変えずに効果的に小形化するこ
とができるが、可変容量Cxの値が小さくなる。
その結果、発振周波数が高くなり変換回路の遅れ
が無視出来なくなる。
そこで、発振周波数を低くするために一定電流
ｉを小さくしてもよいが、回路基板の絶縁などの
影響を受けるという問題がある。
ｉを小さくしてもよいが、回路基板の絶縁などの
影響を受けるという問題がある。
＜問題点を解決するための手段＞
この考案は、以上の問題点を解決するために、
検出すべき変位に応じて容量が変化する可変容量
と、この可変容量の一端に一端が接続された固定
容量と、一方の入力端に固定容量の他端が接続さ
れ他方の入力端に一定電圧が印加され出力端が固
定容量の一端に接続された演算増幅手段と、可変
容量の他端を演算増幅手段の入力端のいずれかに
選択的に切替える切換手段と、ヒステリシス特性
を持ち入力端に演算増幅手段の出力が印加された
比較手段と、この比較手段の出力端と可変容量の
他端との間に接続された電流制限手段と、比較手
段の出力に関連したパルス信号を用いて所定の演
算を実行して変位に対応した出力を出す共に切換
手段を制御する制御信号を出力するマイクロコン
ピユータとを具備するようにしたものである。
検出すべき変位に応じて容量が変化する可変容量
と、この可変容量の一端に一端が接続された固定
容量と、一方の入力端に固定容量の他端が接続さ
れ他方の入力端に一定電圧が印加され出力端が固
定容量の一端に接続された演算増幅手段と、可変
容量の他端を演算増幅手段の入力端のいずれかに
選択的に切替える切換手段と、ヒステリシス特性
を持ち入力端に演算増幅手段の出力が印加された
比較手段と、この比較手段の出力端と可変容量の
他端との間に接続された電流制限手段と、比較手
段の出力に関連したパルス信号を用いて所定の演
算を実行して変位に対応した出力を出す共に切換
手段を制御する制御信号を出力するマイクロコン
ピユータとを具備するようにしたものである。
＜実施例＞
以下、本考案の実施例について図面に基づき説
明する。第１図は本考案における容量／時間変換
部の第１の実施例を示す回路図である。なお、従
来の技術と同一の機能を有する部分には同一の符
号を付し適宜にその説明を省略する。
明する。第１図は本考案における容量／時間変換
部の第１の実施例を示す回路図である。なお、従
来の技術と同一の機能を有する部分には同一の符
号を付し適宜にその説明を省略する。
演算増幅器G1の反転入力端（−）であるA2点
とその出力端B2との間には固定容量CFが接続さ
れている。更に、スイツチSW1は制御信号CSが
インバータG3を介して得た信号によりその開閉
が制御される。
とその出力端B2との間には固定容量CFが接続さ
れている。更に、スイツチSW1は制御信号CSが
インバータG3を介して得た信号によりその開閉
が制御される。
次に、以上のように構成された実施例の動作に
ついて第２図に示す波形図を参照して説明する。
ついて第２図に示す波形図を参照して説明する。
第２図イはスイツチを制御する制御信号CSの
波形、第２図ロは演算増幅器の出力端B2におけ
る波形、第３図ハは比較器の出力端C2の波形を
それぞれ示す。
波形、第２図ロは演算増幅器の出力端B2におけ
る波形、第３図ハは比較器の出力端C2の波形を
それぞれ示す。
まず、制御信号CSがハイレベルＨの場合には、
スイツチSW1は演算増幅器G1の反転入力端（−）
側に接続され固定容量CFと可変容量CXとが並列
に接続される。この場合には第８図における回路
と同一となり第１０図に示す波形と同一の波形
（第２図）となる。したがつて、(3)式において可
変容量CXの代りに（CX＋CF）とおいたものと同
一の次式を得る。
スイツチSW1は演算増幅器G1の反転入力端（−）
側に接続され固定容量CFと可変容量CXとが並列
に接続される。この場合には第８図における回路
と同一となり第１０図に示す波形と同一の波形
（第２図）となる。したがつて、(3)式において可
変容量CXの代りに（CX＋CF）とおいたものと同
一の次式を得る。
T1＝｛（CX＋CF）（Vu−Vl）｝／ｉ ……(4)
次に、制御信号CSがローレベルＬの場合には、
スイツチSW1は演算増幅器G1の非反転入力端
（＋）側に接続され固定容量CFのみが演算増幅器
G1の反転入力端（−）側に接続される。
スイツチSW1は演算増幅器G1の非反転入力端
（＋）側に接続され固定容量CFのみが演算増幅器
G1の反転入力端（−）側に接続される。
したがつて、この場合の周期T2は次式のよう
になる。
になる。
T2＝CF（Vu−Vl）／ｉ ……(5)
ここで、発振回路の遅れが無視できず、tdなる
遅れを持つ場合には、(4)，(5)式は次のようにな
る。
遅れを持つ場合には、(4)，(5)式は次のようにな
る。
T1′＝｛（CX＋CF）（Vu−Vl）／ｉ｝＋td ……(6)
T2′＝｛CF（Vu−Vl）／ｉ｝＋td ……(7)
この(6)，(7)式を用いるとCXは、
CX＝ｉ（T1′−T2′）／（Vu−Vl） ……(8)
となり、遅れtdを除去することができる。
この場合、比較器G2の出力端B2が電源電圧Ｅ
で決まるハイレベルとローレベルの２通りの値し
か取らないので、定値電流制限回路CCを定抵抗
Ｒに置き換えても同様に動作する。
で決まるハイレベルとローレベルの２通りの値し
か取らないので、定値電流制限回路CCを定抵抗
Ｒに置き換えても同様に動作する。
第３図は本考案における容量／時間変換部の第
２の実施例を示す回路図である。この例は差動容
量を用いた場合の実施例を示す。
２の実施例を示す回路図である。この例は差動容
量を用いた場合の実施例を示す。
可変容量CLが第１図の可変容量CXに対応し、
可変容量CHが新たに追加されている。可変容量
CHの一端は演算増幅器G1の出力端B2に接続され、
その他端はスイツチSW2を介して演算増幅器G1
の反転入力端（−）あるいは非反転入力端（＋）
のいずれかに接続される。
可変容量CHが新たに追加されている。可変容量
CHの一端は演算増幅器G1の出力端B2に接続され、
その他端はスイツチSW2を介して演算増幅器G1
の反転入力端（−）あるいは非反転入力端（＋）
のいずれかに接続される。
CTはｎビツトのカウンタであり、比較器G2の
出力端C3のパルスの数をｎビツト計数して出力
端D3に出力する。LTはラツチであり、そのデー
タ端子Ｄには制御信号CSが、クロツク端子CLに
はカウンタCTの出力パルスがそれぞれ印加され
ている。
出力端C3のパルスの数をｎビツト計数して出力
端D3に出力する。LTはラツチであり、そのデー
タ端子Ｄには制御信号CSが、クロツク端子CLに
はカウンタCTの出力パルスがそれぞれ印加され
ている。
ナンドゲートG4の入力端の一方にはカウンタ
CTの出力パルスがインバータG5を介して印加さ
れ、その他方にはラツチLTの出力が印加されて
おり、ナンドゲートG4の出力でスイツチSW1を
制御する。
CTの出力パルスがインバータG5を介して印加さ
れ、その他方にはラツチLTの出力が印加されて
おり、ナンドゲートG4の出力でスイツチSW1を
制御する。
ナンドゲートG6の入力端の一方にはカウンタ
CTの出力が印加され、その他方にはラツチLTの
出力が印加されており、ナンドゲートG6の出力
でスイツチSW2を制御する。
CTの出力が印加され、その他方にはラツチLTの
出力が印加されており、ナンドゲートG6の出力
でスイツチSW2を制御する。
次に、以上の如く構成された第３図に示す実施
例の動作について第４図に示す波形図を用いて説
明する。
例の動作について第４図に示す波形図を用いて説
明する。
第４図イに示す制御信号CSがラツチLTに印加
され、ラツチLTの出力がハイレベルでカウンタ
CTの出力もハイレベルのとき（第４図ロ）は、
スイツチSW1により固定容量CLは演算増幅器G1
の非反転入力端（＋）側に接続され、さらにスイ
ツチSW2により固定容量CHは演算増幅器G1の反
転入力端（−）側に接続される。
され、ラツチLTの出力がハイレベルでカウンタ
CTの出力もハイレベルのとき（第４図ロ）は、
スイツチSW1により固定容量CLは演算増幅器G1
の非反転入力端（＋）側に接続され、さらにスイ
ツチSW2により固定容量CHは演算増幅器G1の反
転入力端（−）側に接続される。
したがつて、可変容量CLに基づく発振周波数
で発振し、演算増幅器G1の出力端には第４図ホ
に示すような波形を、比較器G2の出力には第４
図ニに示すような波形を得る。このときのカウン
タCTでｎビツト計数したときの発振周期THは第
１図の場合と同様にして TH＝ｎ（CF＋CH）（Vu−Vl）／ｉ＋Td ……(9) となる。
で発振し、演算増幅器G1の出力端には第４図ホ
に示すような波形を、比較器G2の出力には第４
図ニに示すような波形を得る。このときのカウン
タCTでｎビツト計数したときの発振周期THは第
１図の場合と同様にして TH＝ｎ（CF＋CH）（Vu−Vl）／ｉ＋Td ……(9) となる。
次に、ラツチLTの出力がハイレベルでカウン
タCTの出力がローレベルのとき（第４図ロ）は、
スイツチSW1により固定容量CLは演算増幅器G1
の反転入力端（−）側に接続され、さらにスイツ
チSW2により固定容量CHは演算増幅器G1の非反
転入力端（＋）側に接続される。
タCTの出力がローレベルのとき（第４図ロ）は、
スイツチSW1により固定容量CLは演算増幅器G1
の反転入力端（−）側に接続され、さらにスイツ
チSW2により固定容量CHは演算増幅器G1の非反
転入力端（＋）側に接続される。
したがつて、可変容量CHに基づく発振周波数
で発振し、比較器G2の出力には第４図ニに示す
ような波形を得る。このときのカウンタCTでｎ
ビツト計数したときの発振周期TLは第１図の場
合と同様にして TL＝ｎ（CF＋CL）（Vu−Vl）／ｉ＋Td……(10) となる。
で発振し、比較器G2の出力には第４図ニに示す
ような波形を得る。このときのカウンタCTでｎ
ビツト計数したときの発振周期TLは第１図の場
合と同様にして TL＝ｎ（CF＋CL）（Vu−Vl）／ｉ＋Td……(10) となる。
更に、制御信号CSが第４図イに示すようにロ
ーレベルに反転し、この後カウンタCTの出力が
立上がるとこれに同期してラツチLTの出力がロ
ーレベルに反転（第４図ロ）する。この状態で
は、可変容量CH、CLとも演算増幅器G1の非反転
入力端（＋）側に接続され、固定容量CFが演算
増幅器G1の反転入力端（−）側に接続される。
したがつて、固定容量CFに基づく周波数で発振
する。その周期TFは次のようになる。
ーレベルに反転し、この後カウンタCTの出力が
立上がるとこれに同期してラツチLTの出力がロ
ーレベルに反転（第４図ロ）する。この状態で
は、可変容量CH、CLとも演算増幅器G1の非反転
入力端（＋）側に接続され、固定容量CFが演算
増幅器G1の反転入力端（−）側に接続される。
したがつて、固定容量CFに基づく周波数で発振
する。その周期TFは次のようになる。
TF＝nCF（Vu−Vl）／ｉ＋Td ……(11)
そこで、(9)〜（11）を用いて可変容量CHとCL
は次のように求められる。
は次のように求められる。
CH＝ｉ（TH−TF）／｛ｎ（Vu−Vl）｝……(12)
CL＝ｉ（TL−TF）／｛ｎ（Vu−Vl）｝……(13)
ここで、(8)式、或いは12、13式の演算および制
御信号CSの送出について第５図、第６図を用い
て説明する。
御信号CSの送出について第５図、第６図を用い
て説明する。
第５図において、容量／時間変換部CTVは第
１図あるいは第３図に示す容量／時間変換部に相
当するが、ここでは第３図に示す差動容量を用い
る場合について説明する。
１図あるいは第３図に示す容量／時間変換部に相
当するが、ここでは第３図に示す差動容量を用い
る場合について説明する。
１０は時間／容量変換部CTVからのパルス信
号が入力されて信号処理をして出力するマイクロ
コンピユータ部である。１１は時間信号をデジタ
ル値に変換するタイマカウンタである。１２は
RAM（ランダムアクセスメモリ）、１３はROM
（リードオンリーメモリ）でありこれらのアドレ
ス指定はCPU（プロセツサ）１４からバス１５、
ラツチデコーダ１６を介してなされる。
号が入力されて信号処理をして出力するマイクロ
コンピユータ部である。１１は時間信号をデジタ
ル値に変換するタイマカウンタである。１２は
RAM（ランダムアクセスメモリ）、１３はROM
（リードオンリーメモリ）でありこれらのアドレ
ス指定はCPU（プロセツサ）１４からバス１５、
ラツチデコーダ１６を介してなされる。
タイマカウンタ１１からの出力データはデータ
バス１７を介してRAM１２に格納される。
ROM１３にはし所定の演算プログラムおよび初
期データが格納されており、CPU１４の制御の
もとにROM１３に格納された演算手順に従つて
演算され、その結果はRAM１２に格納される。
１８はコントロールバスであり、CPU１４によ
りタイマカウンタ１１、RAM１２、ROM１３
の動作を制御すると共に容量／時間変換部CTV
へ制御信号CSを出力する。
バス１７を介してRAM１２に格納される。
ROM１３にはし所定の演算プログラムおよび初
期データが格納されており、CPU１４の制御の
もとにROM１３に格納された演算手順に従つて
演算され、その結果はRAM１２に格納される。
１８はコントロールバスであり、CPU１４によ
りタイマカウンタ１１、RAM１２、ROM１３
の動作を制御すると共に容量／時間変換部CTV
へ制御信号CSを出力する。
最終の演算結果はタイマカウンタ１９によりデ
ユテイ信号に変換され、このデユテイ信号はデユ
テイ／アナログ変換部２０でアナログ信号に変換
されて出力端２１に出力される。
ユテイ信号に変換され、このデユテイ信号はデユ
テイ／アナログ変換部２０でアナログ信号に変換
されて出力端２１に出力される。
次に、第５図に示すマイクロコンピユータ部で
の信号処理について第６図に示すフローチヤート
図をもちいて説明する。
の信号処理について第６図に示すフローチヤート
図をもちいて説明する。
まずステツプで初期データとして周期TFが
ROM１３からRAM１２に設定される。次に可
変容量CHとCLを結合する部分の移動電極MDのバ
ネ定数Ｋ、固定容量CF、一定電流ｉ、カウンタ
CTのビツト数ｎ、電源電圧Ｅ、差圧ΔPがゼロの
ときの各可変容量CH、CLの値CoなどがROM１３
からRAM１２に設定される（ステツプ）。
ROM１３からRAM１２に設定される。次に可
変容量CHとCLを結合する部分の移動電極MDのバ
ネ定数Ｋ、固定容量CF、一定電流ｉ、カウンタ
CTのビツト数ｎ、電源電圧Ｅ、差圧ΔPがゼロの
ときの各可変容量CH、CLの値CoなどがROM１３
からRAM１２に設定される（ステツプ）。
ステツプでは、容量／時間変換部CVTから
その出力パルス信号の周期TH、TLが読み込まれ
る。次に、ROM１３に内蔵された演算プログラ
ムにより12、13式の演算が実行され可変容量CH、
CLが算出される（ステツプ）。
その出力パルス信号の周期TH、TLが読み込まれ
る。次に、ROM１３に内蔵された演算プログラ
ムにより12、13式の演算が実行され可変容量CH、
CLが算出される（ステツプ）。
ステツプでの演算は次のようになされる。可
変容量CH、CLは各々次式で示される。
変容量CH、CLは各々次式で示される。
CH＝Co／（１＋KΔP） ……(14)
CL＝Co／（１−KΔP） ……(15)
これらの式から、差圧ΔPは
ΔP＝（CL−CH）／｛Ｋ（CL＋CH）｝ …(16)
と表せる。
したがつて、ステツプで得たCH、CLを用い
てROM１３に内蔵された16式に示す演算プログ
ラムにより、差圧ΔPが演算され、更にバネ定数
Ｋを乗じることにより変位を求めることができ
る。
てROM１３に内蔵された16式に示す演算プログ
ラムにより、差圧ΔPが演算され、更にバネ定数
Ｋを乗じることにより変位を求めることができ
る。
演算結果は、タイマカウンタ１９、デユテイ／
アナログ変換器２０を介して出力端２１に出力さ
れる。
アナログ変換器２０を介して出力端２１に出力さ
れる。
周期TFは短時間では変化しないので周期TH、
TLの読込みに1/5〜1/10サイクルで周期TFを読込
んでよいので、ステツプでこの補正周期の判断
を行い、補正周期に達しないときはステツプに
戻り、補正周期に達するとステツプに移行し制
御信号CSを操作して周期TFを読み込み、以後こ
の周期を用いて（12）、（13）式の各演算が実行さ
れる。
TLの読込みに1/5〜1/10サイクルで周期TFを読込
んでよいので、ステツプでこの補正周期の判断
を行い、補正周期に達しないときはステツプに
戻り、補正周期に達するとステツプに移行し制
御信号CSを操作して周期TFを読み込み、以後こ
の周期を用いて（12）、（13）式の各演算が実行さ
れる。
第７図は本考案における容量／時間変換部の第
３の実施例を示すブロツク図である。
３の実施例を示すブロツク図である。
この場合は、可変容量CHとCLとを分離して比
較器G2に入力するようにしたものである。
較器G2に入力するようにしたものである。
従つて、これに対応して演算増幅器G1に対応
する一対の増幅器G7、G8、定値電流制限回路CC
に対応する一対の定値電流制限回路CC1、CC2、
一定電圧Vsに対応する一対の一定電圧Vs1、Vs2、
スイツチSW1に対応するスイツチSW3、スイツチ
SW2に対応するスイツチSW4、可変容量CH側と
CL側を切替えるために比較器G2の入出力端にそ
れぞれ挿入された新たなスイツチSW5、SW6およ
び固定容量CFに対応する一対の固定容量CF1、CF2
が設けられている。
する一対の増幅器G7、G8、定値電流制限回路CC
に対応する一対の定値電流制限回路CC1、CC2、
一定電圧Vsに対応する一対の一定電圧Vs1、Vs2、
スイツチSW1に対応するスイツチSW3、スイツチ
SW2に対応するスイツチSW4、可変容量CH側と
CL側を切替えるために比較器G2の入出力端にそ
れぞれ挿入された新たなスイツチSW5、SW6およ
び固定容量CFに対応する一対の固定容量CF1、CF2
が設けられている。
スイツチSW3とSW4はラツチLTの出力で、ス
イツチSW5とSW6とはカウンタCTの出力でそれ
ぞれで制御される。
イツチSW5とSW6とはカウンタCTの出力でそれ
ぞれで制御される。
なお、この場合にはCF1＝CF2、VS1＝VS2に選定
する。
する。
この場合の動作は第３図に示す回路とほぼ同じ
動作をする。
動作をする。
＜考案の効果＞
以上、実施例と共に具体的に説明したように本
考案によれば、従来の回路に固定容量を付加する
ことにより発振回路での遅れを除去することがで
きるので、センサを小形化しても精度よく変位を
測定することができる。
考案によれば、従来の回路に固定容量を付加する
ことにより発振回路での遅れを除去することがで
きるので、センサを小形化しても精度よく変位を
測定することができる。
第１図は本考案における容量／時間変換部の第
１の実施例を示す回路図、第２図は第１図におけ
る各部の波形を示す波形図、第３図は本考案にお
ける容量／時間変換部の第２の実施例を示す回路
図、第４図は第３図における各部の波形を示す波
形図、第５図は本考案におけるマイクロコンピユ
ータ部の構成を示すブロツク図、第６図は第５図
に示すマイクロコンピユータ部での信号処理につ
いて説明するフローチヤート図、第７図は本考案
における容量／時間変換部の第３の実施例を示す
回路図、第８図は従来の変位変換機の構成を示す
回路図、第９図は第８図における比較器の具体的
な構成を示す回路図、第１０図は第８図における
各部の波形を示す波形図である。 G1，G7，G8……演算増幅器、G2……比較器、
G3，G5……インバータ、G4，G6……ナンドゲー
ト、CC……定値電流制限回路、CX，CH，CL……
可変容量、CF……固定容量、１０……マイクロ
コンピユータ部、１１……タイマカウンタ、１２
……ランダムアクセスメモリ、１３……リードオ
ンリーメモリ、１４……プロセツサ、１９……タ
イマカウンタ。
１の実施例を示す回路図、第２図は第１図におけ
る各部の波形を示す波形図、第３図は本考案にお
ける容量／時間変換部の第２の実施例を示す回路
図、第４図は第３図における各部の波形を示す波
形図、第５図は本考案におけるマイクロコンピユ
ータ部の構成を示すブロツク図、第６図は第５図
に示すマイクロコンピユータ部での信号処理につ
いて説明するフローチヤート図、第７図は本考案
における容量／時間変換部の第３の実施例を示す
回路図、第８図は従来の変位変換機の構成を示す
回路図、第９図は第８図における比較器の具体的
な構成を示す回路図、第１０図は第８図における
各部の波形を示す波形図である。 G1，G7，G8……演算増幅器、G2……比較器、
G3，G5……インバータ、G4，G6……ナンドゲー
ト、CC……定値電流制限回路、CX，CH，CL……
可変容量、CF……固定容量、１０……マイクロ
コンピユータ部、１１……タイマカウンタ、１２
……ランダムアクセスメモリ、１３……リードオ
ンリーメモリ、１４……プロセツサ、１９……タ
イマカウンタ。
Claims (1)
- 検出すべき変位に応じて容量が変化する可変容
量と、この可変容量の一端に一端が接続された固
定容量と、一方の入力端に前記固定容量の他端が
接続され他方の入力端に一定電圧が印加され出力
端が前記固定容量の一端に接続された演算増幅手
段と、前記可変容量の他端を前記演算増幅手段の
入力端のいずれかに選択的に切替える切換手段
と、ヒステリシス特性を持ち入力端に前記演算増
幅手段の出力が印加された比較手段と、この比較
手段の出力端と前記可変容量の他端との間に接続
された電流制限手段と、前記比較手段の出力に関
連したパルス信号を用いて所定の演算を実行して
前記変位に対応した出力を出す共に前記切換手段
を制御する制御信号を出力するマイクロコンピユ
ータとを具備することを特徴とする変位変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18151186U JPH0449536Y2 (ja) | 1986-11-26 | 1986-11-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18151186U JPH0449536Y2 (ja) | 1986-11-26 | 1986-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6387512U JPS6387512U (ja) | 1988-06-07 |
| JPH0449536Y2 true JPH0449536Y2 (ja) | 1992-11-20 |
Family
ID=31126447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18151186U Expired JPH0449536Y2 (ja) | 1986-11-26 | 1986-11-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449536Y2 (ja) |
-
1986
- 1986-11-26 JP JP18151186U patent/JPH0449536Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6387512U (ja) | 1988-06-07 |
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