JPH0449537Y2 - - Google Patents
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- JPH0449537Y2 JPH0449537Y2 JP19503286U JP19503286U JPH0449537Y2 JP H0449537 Y2 JPH0449537 Y2 JP H0449537Y2 JP 19503286 U JP19503286 U JP 19503286U JP 19503286 U JP19503286 U JP 19503286U JP H0449537 Y2 JPH0449537 Y2 JP H0449537Y2
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- operational amplifier
- switching
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- 238000006073 displacement reaction Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 14
- 230000010355 oscillation Effects 0.000 description 13
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- 230000000694 effects Effects 0.000 description 2
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- Measuring Fluid Pressure (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は、差圧あるいは圧力などによる変位を
静電容量を介して電気信号に変換する変位変換装
置に係り、特にその分解能を上げて精度を向上さ
せた変位変換装置に関する。
静電容量を介して電気信号に変換する変位変換装
置に係り、特にその分解能を上げて精度を向上さ
せた変位変換装置に関する。
＜従来の技術＞
第７図に本考案の改良のベースとなる特願昭60
−49656号「容量式変換回路」に開示されている
従来の変位変換装置を示し、これについて説明す
る。
−49656号「容量式変換回路」に開示されている
従来の変位変換装置を示し、これについて説明す
る。
G1は一方の入力端に変位を検出するセンサと
しての可変容量CXの一端が接続され他方の入力
端に一定電圧V1が印加された演算増幅器であり、
その出力端は可変容量CXの他端に接続されてい
る。
しての可変容量CXの一端が接続され他方の入力
端に一定電圧V1が印加された演算増幅器であり、
その出力端は可変容量CXの他端に接続されてい
る。
G2はヒステリシス特性をもつ比較器であり、
その入力端に演算増幅器G1の出力が与えられて
いる。この比較器G2は、例えば第８図で示すよ
うなインバータG21、G22を２段カスケード接続
し入力抵抗Rsと帰還抵抗Rfの２本の抵抗を接続
したシユミツト・トリガ回路が用いられている。
その入力端に演算増幅器G1の出力が与えられて
いる。この比較器G2は、例えば第８図で示すよ
うなインバータG21、G22を２段カスケード接続
し入力抵抗Rsと帰還抵抗Rfの２本の抵抗を接続
したシユミツト・トリガ回路が用いられている。
比較器G2の出力端と演算増幅器G1の反転入力
端（−）との間には定値電流制限回路CCが接続
され一定電流ｉが流されている。
端（−）との間には定値電流制限回路CCが接続
され一定電流ｉが流されている。
なお、これらの演算増幅器G1、比較器G2は電
源電圧Ｅで付勢されている。
源電圧Ｅで付勢されている。
次に、このように構成された変位変換装置の動
作について第９図に示す波形図を参照して説明す
る。
作について第９図に示す波形図を参照して説明す
る。
第９図イは演算増幅器G1の出力端B1における
電圧波形、第９図ロは比較器G2の出力端C1にお
ける電圧波形である。なお、演算増幅器G1の反
転入力端（−）であるA1点における電圧は一定
である。
電圧波形、第９図ロは比較器G2の出力端C1にお
ける電圧波形である。なお、演算増幅器G1の反
転入力端（−）であるA1点における電圧は一定
である。
比較器G2の出力端C1のレベルがハイレベルに
あるときは一定電流ｉが可変容量CXの流れ込む。
これによりA1点のレベルが上がろうとするが演
算増幅器G1の出力端B1のレベルが下がり可変容
量CXの他端のレベルを下げA1点が一定電圧V1に
なるように制御される。
あるときは一定電流ｉが可変容量CXの流れ込む。
これによりA1点のレベルが上がろうとするが演
算増幅器G1の出力端B1のレベルが下がり可変容
量CXの他端のレベルを下げA1点が一定電圧V1に
なるように制御される。
一方、比較器G2として第８図に示すシユミツ
ト・トリガ回路を用いた場合、この回路のＨ側の
スレツシユホールド電圧VuとＬ側のスレツシユ
ホールド電圧Vlは次のように概算される。
ト・トリガ回路を用いた場合、この回路のＨ側の
スレツシユホールド電圧VuとＬ側のスレツシユ
ホールド電圧Vlは次のように概算される。
Vu＝（Rs＋Rf）・Vth／Rf ……(1)
Vl＝｛（Rs＋Rf）／Rf｝×｛Vth−（RsE）／（Rs
＋Rf）｝ ……(2) B1点のレベルが比較器G2のＬ側のスレツシユ
ホールド電圧Vlに達すると比較器G2の出力がハ
イレベルからローレベルに反転する。これによ
り、一定電流ｉが可変容量CXより流れ出てA1点
の電流が下がろうとするが、演算増幅器G1の出
力端B1のレベルが上がり可変容量CXの他端の電
位を上げA1点を一定電圧V1に保つ。
＋Rf）｝ ……(2) B1点のレベルが比較器G2のＬ側のスレツシユ
ホールド電圧Vlに達すると比較器G2の出力がハ
イレベルからローレベルに反転する。これによ
り、一定電流ｉが可変容量CXより流れ出てA1点
の電流が下がろうとするが、演算増幅器G1の出
力端B1のレベルが上がり可変容量CXの他端の電
位を上げA1点を一定電圧V1に保つ。
次に、出力端B1のレベルが上がり比較器G2の
Ｈ側のスレツシユホールド電圧Vuに達すると、
比較器G2の出力がローレベルからハイレベルに
反転し、最初の状態に戻る。以後この様な状態が
繰り返して行われ、 T1＝｛CX・（Vu−Vl）｝／ｉ ……(3) なる周期での発振が行われる。
Ｈ側のスレツシユホールド電圧Vuに達すると、
比較器G2の出力がローレベルからハイレベルに
反転し、最初の状態に戻る。以後この様な状態が
繰り返して行われ、 T1＝｛CX・（Vu−Vl）｝／ｉ ……(3) なる周期での発振が行われる。
＜考案が解決しようする問題点＞
しかしながら、この様な変位変換装置では変位
を検出するセンサを小形化する場合に、可変容量
CXを構成する電極相互の距離は変化させずに電
極自身の面積を小さくする。この様な構成にする
と変位のスパンは変えずに効果的に小形化するこ
とができるが、可変容量CXの値が小さくなる。
その結果、発振周波数が高くなり変換回路の遅れ
が無視出来なくなる。
を検出するセンサを小形化する場合に、可変容量
CXを構成する電極相互の距離は変化させずに電
極自身の面積を小さくする。この様な構成にする
と変位のスパンは変えずに効果的に小形化するこ
とができるが、可変容量CXの値が小さくなる。
その結果、発振周波数が高くなり変換回路の遅れ
が無視出来なくなる。
そこで、発振周波数を低くするために一定電流
ｉを小さくしてもよいが、回路基板の絶縁などの
影響を受けるという問題がある。
ｉを小さくしてもよいが、回路基板の絶縁などの
影響を受けるという問題がある。
また、出力のパルス信号の周期T1が所定幅の
変位に対して可変容量が所定値だけ変化するが、
変位の変動幅が小さい場合には可変容量の変動幅
も小さく、このため分解能も小さくなり精度の低
下を招くという問題もある。
変位に対して可変容量が所定値だけ変化するが、
変位の変動幅が小さい場合には可変容量の変動幅
も小さく、このため分解能も小さくなり精度の低
下を招くという問題もある。
＜問題点を解決するための手段＞
この考案は、以上の問題点を解決するために、
入力の一端に固定容量の一端が接続され入力の他
端に一定電圧が印加され出力端が固定容量の他端
に接続された演算増幅器と、入力端にこの演算増
幅器の出力が与えられヒステリシス特性を持つ比
較手段と、この比較手段の出力端と固定容量の他
端との間に接続された定値電流制限手段と、入力
の一端に演算増幅器の出力が印加され入力の他端
に定電圧が印加された反転増幅器と、一端が反転
増幅器の出力端に接続され検出すべき変位に応じ
て容量が変化する可変容量と、この可変容量の他
端が共通接続端に接続され一方の切換端に所定電
圧が印加され他方の切換端が固定容量の一端に接
続されたスイツチ手段と、比較手段の出力に関連
したパルス信号を用いて所定の演算を実行して変
位に対応した出力を出すと共にスイツチ手段を制
御する制御信号を出力するマイクロコンピユータ
手段とを具備するようにしたものである。
入力の一端に固定容量の一端が接続され入力の他
端に一定電圧が印加され出力端が固定容量の他端
に接続された演算増幅器と、入力端にこの演算増
幅器の出力が与えられヒステリシス特性を持つ比
較手段と、この比較手段の出力端と固定容量の他
端との間に接続された定値電流制限手段と、入力
の一端に演算増幅器の出力が印加され入力の他端
に定電圧が印加された反転増幅器と、一端が反転
増幅器の出力端に接続され検出すべき変位に応じ
て容量が変化する可変容量と、この可変容量の他
端が共通接続端に接続され一方の切換端に所定電
圧が印加され他方の切換端が固定容量の一端に接
続されたスイツチ手段と、比較手段の出力に関連
したパルス信号を用いて所定の演算を実行して変
位に対応した出力を出すと共にスイツチ手段を制
御する制御信号を出力するマイクロコンピユータ
手段とを具備するようにしたものである。
＜実施例＞
以下、本考案の実施例について図面に基づき説
明する。第１図は本考案の１実施例を示す回路図
である。なお、第７図〜第９図に示す従来の技術
と同一の機能を持つ要素には同一の符号を付して
適宜にその説明を省略する。
明する。第１図は本考案の１実施例を示す回路図
である。なお、第７図〜第９図に示す従来の技術
と同一の機能を持つ要素には同一の符号を付して
適宜にその説明を省略する。
演算増幅器G1の反転入力端（−）とその出力
端との間には固定容量CFが接続され、その非反
転入力端（＋）と共通電位点COMとの間には一
定電圧V1が印加されている。
端との間には固定容量CFが接続され、その非反
転入力端（＋）と共通電位点COMとの間には一
定電圧V1が印加されている。
演算増幅器G1の出力端の電圧はヒステリシス
特性を持つ比較器G2の入力に印加され、その出
力端と演算増幅器G1の反転入力端（−）との間
には電流制限用の抵抗R3が接続されている。
特性を持つ比較器G2の入力に印加され、その出
力端と演算増幅器G1の反転入力端（−）との間
には電流制限用の抵抗R3が接続されている。
また、反転増幅器G3の反転入力端（−）は抵
抗R1と抵抗R2を介して演算増幅器G1の出力端と
反転増幅器G3の出力端にそれぞれ接続され、そ
の非反転入力端（＋）は共通電位点COMに対し
て一定電圧V2が印加されている。
抗R1と抵抗R2を介して演算増幅器G1の出力端と
反転増幅器G3の出力端にそれぞれ接続され、そ
の非反転入力端（＋）は共通電位点COMに対し
て一定電圧V2が印加されている。
反転増幅器G3の出力端とスイツチSW1の共通
接続端Coとの間には検出すべき変位に応じてそ
の容量が変化する可変容量CXが接続されている。
スイツチの切換端C2は共通電位点COMに対して
一定電圧が印加され、その切換端C1は演算増幅
器G1の反転入力端（−）に接続されている。こ
れらの切換端C1とC2は後述するマイクロコンピ
ユータ部からの制御信号CSにより切り替えられ
る。
接続端Coとの間には検出すべき変位に応じてそ
の容量が変化する可変容量CXが接続されている。
スイツチの切換端C2は共通電位点COMに対して
一定電圧が印加され、その切換端C1は演算増幅
器G1の反転入力端（−）に接続されている。こ
れらの切換端C1とC2は後述するマイクロコンピ
ユータ部からの制御信号CSにより切り替えられ
る。
以上の各構成要素により可変容量CXの容量値
を時間（周期）に変換する容量／時間変換部
CTV1を構成する。
を時間（周期）に変換する容量／時間変換部
CTV1を構成する。
なお、Csは演算増幅器G1の入力部分と共通電
位点COMとの間に形成される容量を代表した分
布容量であるが、この分布容量Csは演算増幅器
G1の反転入力端（−）が常に一定電圧V1に保持
されているので、この影響は除去される。
位点COMとの間に形成される容量を代表した分
布容量であるが、この分布容量Csは演算増幅器
G1の反転入力端（−）が常に一定電圧V1に保持
されているので、この影響は除去される。
次に、第２図に示す波形図を参照して第１図に
示す実施例の動作を説明する。
示す実施例の動作を説明する。
制御信号CS（第２図ニ）がハイレベル“Ｈ”に
設定されてスイツチSW1が切換端C2側に切り替
えられると反転増幅器G3は発振回路から切り離
され第７図と同じ回路構成となるので、演算増幅
器G1の出力と比較器G2の出力とは第９図イ，ロ
と同じく、第２図イとハのような波形となる。た
だし、この場合の発振の周期TFは第７図に示す
可変容量CXに換えて固定容量CXに対応する値と
なる。従つて、固定容量CFの充放電の関係は次
のようになる。
設定されてスイツチSW1が切換端C2側に切り替
えられると反転増幅器G3は発振回路から切り離
され第７図と同じ回路構成となるので、演算増幅
器G1の出力と比較器G2の出力とは第９図イ，ロ
と同じく、第２図イとハのような波形となる。た
だし、この場合の発振の周期TFは第７図に示す
可変容量CXに換えて固定容量CXに対応する値と
なる。従つて、固定容量CFの充放電の関係は次
のようになる。
∫idt＝（Vu−Vl）CF ……(4)
ただし、ｉは抵抗R3を流れる電流である。こ
の電流ｉは演算増幅器G1の反転入力端（−）の
電圧が一定値であり、かつ比較器G2の出力端の
電圧がハイレベルが“Ｈ”か或いはローレベル
“Ｌ”のいづれかで一定であるので、双方向の一
定値の電流となる。従つて、周期TFは次式のよ
うになる。
の電流ｉは演算増幅器G1の反転入力端（−）の
電圧が一定値であり、かつ比較器G2の出力端の
電圧がハイレベルが“Ｈ”か或いはローレベル
“Ｌ”のいづれかで一定であるので、双方向の一
定値の電流となる。従つて、周期TFは次式のよ
うになる。
∫idt＝iTF ……(5)
これを(4)式に代入して、
TF＝（Vu−Vl）CF/i ……(6)
を得る。この状態で発振を継続する。
次に、制御信号CSがローレベル“Ｌ”に設定
（第２図ニ）されると、スイツチSW1は切換端C1
側に切替えられ反転増幅器G3と可変容量CXが演
算増幅器G1に並列に挿入されて、可変容量CXは
固定容量CFとは逆方向に充電される（第２図
ロ）。従つて、可変容量CXと固定容量CFとの充放
電関係は(4)式を導いたときと同様にして ∫idt＝（Vu−Vl）（CF−CX） ……(7) となる。
（第２図ニ）されると、スイツチSW1は切換端C1
側に切替えられ反転増幅器G3と可変容量CXが演
算増幅器G1に並列に挿入されて、可変容量CXは
固定容量CFとは逆方向に充電される（第２図
ロ）。従つて、可変容量CXと固定容量CFとの充放
電関係は(4)式を導いたときと同様にして ∫idt＝（Vu−Vl）（CF−CX） ……(7) となる。
この場合の周期TFXは(5)式を導いたときと同様
にして、 ∫idt＝iTFX ……(8) となる。(7)式と(8)式とから TFX＝（Vu−Vl）（CF−CX）／ｉ ……(9) を得る。従つて、(6)式と(9)式とから可変容量CX
は CX＝ｉ（TF−TFX）／（Vu−VL ……(10) として求めることができる。
にして、 ∫idt＝iTFX ……(8) となる。(7)式と(8)式とから TFX＝（Vu−Vl）（CF−CX）／ｉ ……(9) を得る。従つて、(6)式と(9)式とから可変容量CX
は CX＝ｉ（TF−TFX）／（Vu−VL ……(10) として求めることができる。
第３図は差動容量として構成した場合の本考案
の実施例を示す回路図である。
の実施例を示す回路図である。
可変容量CH、CLは対を成しており、例えば片
方が所定値だけ増加すれば、他方は同じ値だけ減
少する関係にある。
方が所定値だけ増加すれば、他方は同じ値だけ減
少する関係にある。
反転増幅器G3の出力端は可変容量CH、CLの一
端に接続され、他端はスイツチSW2とSW3の共通
接続端C3、C6にそれぞれ接続されている。スイ
ツチSW2、SW3の切換端C5、C8にはそれぞれ一
定電圧V3が印加され、切換端C4、C7はそれぞれ
演算増幅器G1の反転入力端（−）に接続されて
いる。
端に接続され、他端はスイツチSW2とSW3の共通
接続端C3、C6にそれぞれ接続されている。スイ
ツチSW2、SW3の切換端C5、C8にはそれぞれ一
定電圧V3が印加され、切換端C4、C7はそれぞれ
演算増幅器G1の反転入力端（−）に接続されて
いる。
そしてスイツチSW2，SW3は後述するマイクロ
コンピユータからの制御信号CSH、CSLにより
切り替えられる。
コンピユータからの制御信号CSH、CSLにより
切り替えられる。
その他の構成は第１図に示す構成と同じであ
り、これ等で容量／時間変換部CTV2を構成す
る。
り、これ等で容量／時間変換部CTV2を構成す
る。
次に、第４図に示す波形図を用いて第３図に示
す回路の動作を説明する。
す回路の動作を説明する。
制御信号CSH、CSL（第４図ニ，ホ）が共にロ
ーレベル“Ｌ”に設定されてスイツチSW2が切換
端C5側に、スイツチSW3が切換端C8側にそれぞ
れ切り替えられると反転増幅器G3は発振回路か
ら切り離され、演算増幅器G1の出力と比較器G2
の出力とは第２図イ，ハと同じく第４図イ，ハの
ような波形になる。従つて、この場合にはその周
期TFは(6)式と同じになる。
ーレベル“Ｌ”に設定されてスイツチSW2が切換
端C5側に、スイツチSW3が切換端C8側にそれぞ
れ切り替えられると反転増幅器G3は発振回路か
ら切り離され、演算増幅器G1の出力と比較器G2
の出力とは第２図イ，ハと同じく第４図イ，ハの
ような波形になる。従つて、この場合にはその周
期TFは(6)式と同じになる。
次に、制御信号CSHがハイレベル“Ｈ”、制御
信号CSHがローレベル“Ｌ”に設定されるとス
イツチSW2は切換端C4側に、スイツチSW3は切
換端C8側に、それぞれ切り替えられ、反転増幅
器G3と可変容量CHが発振回路の中に挿入される。
この場合には、反転増幅器G3の出力波形は第４
図ロのようになり演算増幅器G1の出力（第４図
イ）とは逆方向の変化を示すので、(9)式を導いた
ときと同様にして、その周期TFHは TFH＝（Vu−VL）（CF−CH）／ｉ ……(11) となり、この周期で発振を継続する。
信号CSHがローレベル“Ｌ”に設定されるとス
イツチSW2は切換端C4側に、スイツチSW3は切
換端C8側に、それぞれ切り替えられ、反転増幅
器G3と可変容量CHが発振回路の中に挿入される。
この場合には、反転増幅器G3の出力波形は第４
図ロのようになり演算増幅器G1の出力（第４図
イ）とは逆方向の変化を示すので、(9)式を導いた
ときと同様にして、その周期TFHは TFH＝（Vu−VL）（CF−CH）／ｉ ……(11) となり、この周期で発振を継続する。
更に、制御信号CSHがローレベル“Ｌ”、制御
信号CSHがハイレベル“Ｈ”に設定されるとス
イツチSW2は切換端C5側に、スイツチSW3は切
換端C7側に、それぞれ切り替えられ反転増幅器
G3と可変容量CLが発振回路の中に挿入される。
この場合にも(9)式を導いたときと同様にしてその
周期TFLは TFL＝（Vu−VL）（CF−CL）／ｉ ……(12) となり、この周期で発振を継続する。
信号CSHがハイレベル“Ｈ”に設定されるとス
イツチSW2は切換端C5側に、スイツチSW3は切
換端C7側に、それぞれ切り替えられ反転増幅器
G3と可変容量CLが発振回路の中に挿入される。
この場合にも(9)式を導いたときと同様にしてその
周期TFLは TFL＝（Vu−VL）（CF−CL）／ｉ ……(12) となり、この周期で発振を継続する。
従つて、(6)、（11）、（12）の各式から可変容量
CH、CLは次のように求められる。
CH、CLは次のように求められる。
CH＝ｉ（TF−TFH）／（Vu−VL） ……(13)
CL＝ｉ（TF−TFL）／（Vu−VL） ……(14)
第５図は第１図、第３図に示す容量／時間変換
部からの時間（周期）信号を受けてこの信号処理
をするマイクロコンピユータ部を含む全体の構成
を示すブロツク図である。ここでは、第３図に示
す時間／容量変換部CTV2からの信号を受ける場
合について説明する。
部からの時間（周期）信号を受けてこの信号処理
をするマイクロコンピユータ部を含む全体の構成
を示すブロツク図である。ここでは、第３図に示
す時間／容量変換部CTV2からの信号を受ける場
合について説明する。
１０は時間／容量変換部CTV2からのパルス信
号が入力されて信号処理をして出力するマイクロ
コンピユータ部である。１１は時間信号（周期信
号）をデジタル値に変換するタイマカウンタであ
る。１２はRAM（ランダムアクセスメモリ）、１
３はROM（リードオンリーメモリ）でありこれ
らのアドレス指定はCPU（プロセツサ）１４から
バス１５、ラツチデコーダ１６を介してなされ
る。
号が入力されて信号処理をして出力するマイクロ
コンピユータ部である。１１は時間信号（周期信
号）をデジタル値に変換するタイマカウンタであ
る。１２はRAM（ランダムアクセスメモリ）、１
３はROM（リードオンリーメモリ）でありこれ
らのアドレス指定はCPU（プロセツサ）１４から
バス１５、ラツチデコーダ１６を介してなされ
る。
タイマカウンタ１１からの出力データはデータ
バス１７を介してRAM１２に格納される。
ROM１３には所定の演算プログラムおよび初期
データが格納されており、CPU１４の制御のも
とにROM１３に格納された演算手順に従つて演
算され、その結果はRAM１２に格納される。１
８はコントロールバスであり、CPU１４により
タイマカウンタ１１、RAM１２、ROM１３の
動作を制御すると共に容量／時間変換部CTV2へ
制御信号CSH（CSL）を出力する。
バス１７を介してRAM１２に格納される。
ROM１３には所定の演算プログラムおよび初期
データが格納されており、CPU１４の制御のも
とにROM１３に格納された演算手順に従つて演
算され、その結果はRAM１２に格納される。１
８はコントロールバスであり、CPU１４により
タイマカウンタ１１、RAM１２、ROM１３の
動作を制御すると共に容量／時間変換部CTV2へ
制御信号CSH（CSL）を出力する。
最終の演算結果はタイマカウンタ１９によりデ
ユテイ信号に変換され、このデユテイ信号はデユ
テイ／アナログ変換部２０でアナログ信号に変換
されて出力端２１に出力される。
ユテイ信号に変換され、このデユテイ信号はデユ
テイ／アナログ変換部２０でアナログ信号に変換
されて出力端２１に出力される。
次に、第５図に示すマイクロコンピユータ部で
の信号処理について第６図に示すフローチヤート
図をもちいて説明する。
の信号処理について第６図に示すフローチヤート
図をもちいて説明する。
まずステツプで初期データとして周期TFが
ROM１３からRAM１２に設定される。次に可
変容量CHとCLを結合する部分の移動電極MDのバ
ネ定数Ｋ、固定容量CF、一定電流ｉ、電源電圧
Ｅ、差圧ΔPがゼロのときの各可変容量CH、CLの
値CoなどがROM１３からRAM１２に設定され
る（ステツプ）。
ROM１３からRAM１２に設定される。次に可
変容量CHとCLを結合する部分の移動電極MDのバ
ネ定数Ｋ、固定容量CF、一定電流ｉ、電源電圧
Ｅ、差圧ΔPがゼロのときの各可変容量CH、CLの
値CoなどがROM１３からRAM１２に設定され
る（ステツプ）。
ステツプでは、容量／時間変換部CTV2から
その出力パルス信号の周期TFH、TFLが読み込ま
れる。次に、ROM１３に内蔵された演算プログ
ラムにより（13）、（14）式の演算が実行され可変
容量CH、CLが算出される（ステツプ）。
その出力パルス信号の周期TFH、TFLが読み込ま
れる。次に、ROM１３に内蔵された演算プログ
ラムにより（13）、（14）式の演算が実行され可変
容量CH、CLが算出される（ステツプ）。
ステツプでの演算は次のようになされる。可
変容量CH、CLは各々次式で示される。
変容量CH、CLは各々次式で示される。
CH＝Co／（１＋KΔP） ……(15)
CL＝Co／（１−KΔP） ……(16)
これらの式から、差圧ΔPは
ΔP＝（CL−CH）／｛Ｋ（CL＋CH）｝ ……(17)
として求めることができる。
したがつて、ステツプで得たCH、CLを用い
てROM１３に内蔵された（17）式の示す演算プ
ログラムにより、差圧ΔPが演算され、更に、バ
ネ定数Ｋを乗じることにより変位を求めることが
できる。
てROM１３に内蔵された（17）式の示す演算プ
ログラムにより、差圧ΔPが演算され、更に、バ
ネ定数Ｋを乗じることにより変位を求めることが
できる。
演算結果は、タイマカウンタ１９、デユテイ／
アナログ変換器２０を介して出力端２１に出力さ
れる。
アナログ変換器２０を介して出力端２１に出力さ
れる。
周期TFは短時間では変化しないので周期TFH、
TFLの読込みの1/5〜1/10のサイクルで周期TFを
読込んでよい。従つて、ステツプでこの補正周
期の判断を行い、補正周期に達しないときはステ
ツプに戻り、補正周期に達するとステツプに
移行した後、制御信号CSH（CSL）を操作して周
期TFを読み込み、以後この周期を用いて（13）、
（14）式の各演算が実行される。
TFLの読込みの1/5〜1/10のサイクルで周期TFを
読込んでよい。従つて、ステツプでこの補正周
期の判断を行い、補正周期に達しないときはステ
ツプに戻り、補正周期に達するとステツプに
移行した後、制御信号CSH（CSL）を操作して周
期TFを読み込み、以後この周期を用いて（13）、
（14）式の各演算が実行される。
なお、発振回路に遅れtdがあるときの周期TFH、
TFL、TFはそれぞれ次のようになる。
TFL、TFはそれぞれ次のようになる。
TFH＝（Vu−VL）（CF−CH）／ｉ＋td ……(18)
TFL＝（Vu−VL）（CF−CL）／ｉ＋td ……(19)
TF＝（Vu−VL）CF／ｉ＋td ……(20)
しかし、（13）、（14）式の演算を実行すること
により遅れtdの影響を除去するこができる。
により遅れtdの影響を除去するこができる。
ここで、第１図においてV1＝V3とおくと、ス
イツチSW1を切り換えた直後の電位が変化しない
ので高精度の測定ができる。また、第１図では抵
抗R3を定値電流制限回路として用いたが、これ
は例えばFETトランジスタなどの半導体素子を
用いて定値電流回路を構成してもよい。
イツチSW1を切り換えた直後の電位が変化しない
ので高精度の測定ができる。また、第１図では抵
抗R3を定値電流制限回路として用いたが、これ
は例えばFETトランジスタなどの半導体素子を
用いて定値電流回路を構成してもよい。
＜考案の効果＞
以上、実施例と共に具体的に説明したように本
考案によれば、センサを小形化して発振周波数が
高くなり発振回路の遅れが大きくなつてもこの影
響を受けることがなく、しかも可変容量の変化分
が微小な場合にも分解能を上げることができるの
で、精度よく変位を測定することができる。
考案によれば、センサを小形化して発振周波数が
高くなり発振回路の遅れが大きくなつてもこの影
響を受けることがなく、しかも可変容量の変化分
が微小な場合にも分解能を上げることができるの
で、精度よく変位を測定することができる。
第１図は本考案における容量／時間変換部の第
１の実施例を示す回路図、第２図は第１図におけ
る各部の波形を示す波形図、第３図は本考案にお
ける容量／時間変換部の第２の実施例を示す回路
図、第４図は第３図における各部の波形を示す波
形図、第５図は本考案におけるマイクロコンピユ
ータ部を含む全体の構成を示すブロツク図、第６
図は第５図に示すマイクロコンピユータ部での信
号処理について説明するフローチヤート図、第７
図は従来の変位変換器の構成を示す回路図、第８
図は第７図における比較器の具体的な構成を示す
回路図、第９図は第７図における各部の波形を示
す波形図である。 G1……演算増幅器、G2……比較器、G3……反
転増幅器、CC……定値電流制限回路、CTV1，
CTV2……容量／時間変換部、CX，CH，CL……可
変容量、CF……固定容量、CS，CSH，CSL……
制御信号、１０……マイクロコンピユータ部、１
１……タイマカウンタ、１２……ランダムアクセ
スメモリ、１３……リードオンリーメモリ、１４
……プロセツサ、１９……タイマカウンタ。
１の実施例を示す回路図、第２図は第１図におけ
る各部の波形を示す波形図、第３図は本考案にお
ける容量／時間変換部の第２の実施例を示す回路
図、第４図は第３図における各部の波形を示す波
形図、第５図は本考案におけるマイクロコンピユ
ータ部を含む全体の構成を示すブロツク図、第６
図は第５図に示すマイクロコンピユータ部での信
号処理について説明するフローチヤート図、第７
図は従来の変位変換器の構成を示す回路図、第８
図は第７図における比較器の具体的な構成を示す
回路図、第９図は第７図における各部の波形を示
す波形図である。 G1……演算増幅器、G2……比較器、G3……反
転増幅器、CC……定値電流制限回路、CTV1，
CTV2……容量／時間変換部、CX，CH，CL……可
変容量、CF……固定容量、CS，CSH，CSL……
制御信号、１０……マイクロコンピユータ部、１
１……タイマカウンタ、１２……ランダムアクセ
スメモリ、１３……リードオンリーメモリ、１４
……プロセツサ、１９……タイマカウンタ。
Claims (1)
- 入力の一端に固定容量の一端が接続され前記入
力の他端に一定電圧が印加され出力端が前記固定
容量の他端に接続された演算増幅器と、入力端に
この演算増幅器の出力が与えられヒステリシス特
性を持つ比較手段と、この比較手段の出力端と前
記固定容量の他端との間に接続された定値電流制
限手段と、入力の一端に前記演算増幅器の出力が
印加され入力の他端に定電圧が印加された反転増
幅器と、一端が前記反転増幅器の出力端に接続さ
れ検出すべき変位に応じて容量が変化する可変容
量と、この可変容量の他端が共通接続端に接続さ
れ一方の切換端に所定電圧が印加され他方の切換
端が前記固定容量の一端に接続されたスイツチ手
段と、前記比較手段の出力に関連したパルス信号
を用いて所定の演算を実行して前記変位に対応し
た出力を出すと共に前記スイツチ手段を制御する
制御信号を出力するマイクロコンピユータ手段と
を具備することを特徴とする変位変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19503286U JPH0449537Y2 (ja) | 1986-12-18 | 1986-12-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19503286U JPH0449537Y2 (ja) | 1986-12-18 | 1986-12-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6399217U JPS6399217U (ja) | 1988-06-27 |
| JPH0449537Y2 true JPH0449537Y2 (ja) | 1992-11-20 |
Family
ID=31152545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19503286U Expired JPH0449537Y2 (ja) | 1986-12-18 | 1986-12-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449537Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006071629A (ja) * | 2004-09-02 | 2006-03-16 | Ad Semicondutor Co Ltd | 静電容量変化検出方法及び検出集積回路 |
-
1986
- 1986-12-18 JP JP19503286U patent/JPH0449537Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6399217U (ja) | 1988-06-27 |
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