JP2006071629A - 静電容量変化検出方法及び検出集積回路 - Google Patents

Abstract

【課題】単一の周波数を使用して静電容量の変化を感知する場合に生じる、充放電制御部の時間遅延td成分による敏感度の低下問題を克服しうる静電容量変化検出方法及び検出集積回路を提供する。
【解決手段】単一の周波数でない時分割された二つの周波数を用いてターゲットキャパシタの静電容量変化を感知することを特徴とする。具体的に、静電容量の変化に対して時間分割で感知周波数ｆａと、このｆａよりもｋ倍遅い感知周波数ｆｂを発生する第１の段階と、該感知周波数ｆａとｆｂとの差である差周波数を演算する第２の段階と、該差周波数の変化率を演算する第３の段階と、該差周波数の変化率を所定の感知レベルと比較し、この差周波数の変化率が感知レベルよりも大きければ、静電容量が変化したことを表す信号を出力する第４の段階と、を備えることを特徴とする。
【選択図】図２

Description

本発明は、静電容量変化検出方法及び検出集積回路に関する。特に、単一の周波数でない時間分割された二つの周波数を用いて静電容量の変化を検出することによって、静電容量変化検出の感度を向上させられる静電容量変化検出方法及び検出集積回路に関する。

従来の静電容量変化検出集積回路は、静電容量変化に伴って変化する感知周波数の変化を基準周波数と比較し、その差が一定以上になると、これを出力する構成となっている。しかしながら、感知周波数を発生させる周波数発生部の充放電制御部の時間遅延成分により、実際には感知周波数が静電容量変化値に比例して発生されず、小さい静電容量の変化を感知するときに大きな誤差が発生する。

図１は、従来の単一周波数発生部を説明するための回路図である。図１を参照すると、静電容量変化検出集積回路の入力端にターゲットキャパシタを設け、このターゲットキャパシタの静電容量変化を検出する場合、前記ターゲットキャパシタの静電容量をＣｓ、ターゲットキャパシタの充放電のための定電流をＩｓ、入力端の配置配線から発生する寄生静電容量をＣｐ、ＳｃｈｍｉｔｔトリガーＳＣＨＭＩＴＴ＿Ａスイッチ遅延とインバータＩＮＶ＿１Ａのスイッチ遅延とＰＭＯＳ Ｔｒ（ＰＭ１〜ＰＭ３）のスイッチ遅延とＮＭＯＳ Ｔｒ（ＮＭ１〜ＮＭ３）のスイッチ遅延成分を含む充放電制御部の時間遅延をｔｄとするときに、ターゲットキャパシタが充電されて陽極端子レベルがＳＣＨＭＩＴＴトリガーＡの入力レベル

に達するのに要する時間(周期)Ｔａは、

であり、入力端のターゲットキャパシタの静電容量Ｃｓが変わってＣｓ＋Ｃｘとなる場合に、このターゲットキャパシタが充電されて陽極端子レベルがＶｔｈに達するのに要する時間(周期)Ｔａ'は、

である。したがって、周期の変化は、

となる。上記の式からわかるように、静電容量の変化量（Ｃｘ）に対する充放電制御部の時間遅延（ｔｄ）を十分に小さくしなければ、静電容量の変化量（Ｃｘ）に対する感知周波数（ｆａ）の変化が小さくなるため、検出精度が低下する。特に、外部のノイズを抑制すべく感知周波数を高くする場合に、時間遅延（ｔｄ）成分の影響はより大きくなる。

このように従来の静電容量変化検出回路では、充放電制御部の時間遅延成分により、静電容量の変化に伴う感知周波数変化が小さいため、静電容量の微小な変化を捉えきれないことが多い、という不具合があった。

上記事情に鑑みて、本発明の目的は、充放電制御部の時間遅延成分による影響を最小限に抑えることによって静電容量変化の検出精度が向上した静電容量変化検出方法を提供することにある。

また、本発明は、上記の目的を達成するのに好適な静電容量変化検出集積回路を提供することを他の目的とする。

上記目的を達成するために、本発明による静電容量検出方法は、静電容量の変化に対して時間分割で感知周波数ｆａと、前記ｆａよりもｋ倍遅い感知周波数fbを発生する第１の段階と、前記感知周波数ｆａとｆｂとの差である差周波数ｆｄを演算する第２の段階と、前記差周波数の変化率を演算する第３の段階と、前記差周波数の変化率を所定の感知レベルと比較し、前記差周波数の変化率が前記感知レベルよりも大きければ、静電容量が変化したことを表す信号を出力する第４の段階、を備えることを特徴とする。

前記差周波数の変化率を演算する第３の段階は、現在周期ｔと以前周期ｔ−１を基準として、前記差周波数の差ｆｄ（ｔ）−ｆｄ（ｔ−１）が、

なら

なら

なら

ここで、

で与えられる基準周波数ｆｒ（ｔ）を生成する段階と、

で与えられる差周波数変化率を演算する段階、を備えることを特徴とする。

上記他の目的を達成するために、本発明は、ターゲットキャパシタの静電容量の変化に対して時間分割で感知周波数ｆａと、前記ｆａよりもｋ倍遅い感知周波数fbを発生するデュアル周波数発生部と、前記感知周波数ｆａとｆｂとの差である差周波数を演算する差周波数演算部と、前記差周波数の変化率を演算する差周波数変化率演算部と、所定の感知レベルが入力される感知レベル入力端と、前記感知レベル入力端に入力される感知レベルと前記差周波数変化率演算装置で演算された差周波数変化率とを比較する比較部と、前記比較部での比較結果、前記差周波数変化率が前記感知レベルよりも大きい場合に、ハイ信号からロー信号に変換して出力する出力端と、を備えることを特徴とする静電容量変化検出集積回路を提供する。

前記差周波数変化率演算部は、現在周期ｔと以前周期ｔ−１を基準として、前記差周波数の差ｆｄ（ｔ）−ｆｄ（ｔ−１）が、

なら

なら

なら

ここで、

で与えられる基準周波数ｆｒ（ｔ）を生成する基準周波数発生部と、

で与えられる差周波数変化率を演算する演算部と、を備えることを特徴とする。

好ましくは、前記基準周波数発生部で生成される基準周波数ｆｒ（ｔ）の時間による変化をホールディングする基準周波数ホールディング部をさらに備える。

前記基準周波数ホールディング部は、抵抗を備え、この抵抗値の大きさに基づいて基準周波数ｆｒ（ｔ）のホールディング時間が決定されるように構成されることが好ましい。

前記出力端は、前記比較部から出力される比較結果を積分する積分器を備えることを特徴とする。

前記感知レベル入力端は、単一の外部ピンを備え、前記外部ピンには、内部の基準クロックと電流源が接続されると同時に、外部キャパシタが接続されるようにし、前記電流源を通じて前記外部キャパシタに電荷が充電されるようにすることによって、前記外部キャパシタの電圧が、あらかじめ定められた基準電圧に到達する時間を測定し、これによって、内部に定められたコードにしたがって感知レベルを選択可能にし、一つのピンを通じて複数段階の感知レベルを入力可能に設けられることが好ましい。

前記静電容量変化検出集積回路は、前記比較部での比較結果、前記差周波数変化率が前記感知レベルよりも大きい結果または小さい結果が出始める時刻を起点として、一定時間の間に前記デュアル周波数発生部から発生する前記ｆａの発生周期を高めるデュアル周波数発生周期可変部を備えることができる。

ここで、好ましくは、イネーブル信号入出力部をさらに備え、前記イネーブル信号入出力部は、外部から印加される電圧がハイであれば、イネーブルとなり、ローであれば、待機状態と認識するように構成され、前記デュアル周波数発生周期可変部が動作中の場合には、外部からロー信号が入力されないようそれ自身でロー信号を発生させ、これを外部に出力して隣のチップと通信する。

前記デュアル周波数発生部は、複数個備えられて、複数個のターゲットキャパシタに対するｆａとｆｂを発生し、前記イネーブル信号入出力部は、前記デュアル周波数発生部の個数だけ備えられる。

前記ターゲットキャパシタは、別の感度調整用キャパシタと並列または直列に接続されて前記デュアル周波数発生部に接続されることができる。

本発明によれば、単一の周波数でない時間分割された二つの周波数を用いてターゲットキャパシタの静電容量変化を感知するため、充放電制御部の時間遅延成分による影響を受けない。これによって、静電容量変化の感度を向上させることが可能になる。また、単一の外部ピンを通じ複数の感知レベルを入力できるため、ＩＣチップの大きさを小型化することが可能になる。

また、デュアル周波数発生周期可変部によって、電流消費の多い周波数faの周期を、静電容量が変化する時刻に集中して発生させ、変化のない期間には発生周期を縮めて回路動作の電力消費を減らすことができる。また、イネーブル信号入出力部を介して複数接続されたチップのfa発生周期が重なることがなく、特に、ノイズの激しい環境でチップ相互間の干渉を減らすことが可能になる。また、外部のマイコンなどを通じて適切なハイ区間をイネーブル信号入出力部に印加すると、この区間にのみチップが動作するので、望む期間だけチップを動作させて電流消費を最適化することが可能になる。

以下、本発明の望ましい実施形態を、添付図面を参照しつつ詳細に説明する。

[第１の実施形態]
図２は、本発明の第１の実施形態に従う静電容量変化検出集積回路１００を用いて６個のピンを持つチップを構成したブロック図である。図２を参照しながら本発明による静電容量変化検出方法も一緒に説明する。チップの第１のピンはＶ＋入力端、第２のピンはＶ−入力端、第３のピンは出力端、第４のピンはイネーブル信号入出力部、第５のピンは感知レベル入力端、第６のピンは静電容量入力端として使われる。

[デュアル周波数の生成]
第６のピンを通じてターゲットキャパシタの静電容量Csが静電容量変化検出集積回路１００に入力されると、デュアル周波数発生部１１０では、静電容量の変化に対して時間分割で感知周波数ｆａ，ｆｂを生成する。ここで、ｆａは、ｆｂに比べ、静電容量に入力される電流比(ｋ)だけ速い。

図３は、デュアル周波数発生部１１０の概念を説明するための概略図である。図３を参照すると、Ｆ＿ＣＴＲＬがロー(Ｌｏｗ)電圧(ＧＮＤ)であるときに、ＰＭ７とＮＭ７とが導通し、ＰＭＯＳとＮＭＯＳはそれぞれ、電流源Ｉ３とＩ４に電流を過度に供給するため、ターゲットキャパシタの静電容量Ｃｓを充電する通路PＭ４と放電する通路ＮＭ６が遮断される。

この状態で、静電容量Ｃｓを有するターゲットキャパシタは、単に、ＰＭ２を通じて充電し、ＮＭ２を通じて放電するので、それぞれの充放電に印加される電流は、Ｉｓとなり、まずＰＭ２を通じて定電流Ｉｓを充電するターゲットキャパシタの電圧が、ＳＣＨＭＩＴＴ＿Ａの上限電圧Vbに到達すると、ＳＣＨＭＩＴＴ＿Ａの出力電圧はロー（Ｌｏｗ）からハイ（Ｈｉｇｈ）に反転し、また、ＩＮＶ＿１Ａの出力は、ハイ（Ｈｉｇｈ）からロー（Ｌｏｗ）に反転するので、ＮＭ３はオフになり、ＰＭ３はオンになってＰＭ２の電流通路は遮断され、ＮＭ２の電流通路は開き、ＮＭ２を通じて電流Ｉｓが放電され、また、ターゲットキャパシタの電圧がＶａに到達すると、ＳＣＨＭＩＴＴ＿Ａの電圧はローになり、ＰＭ３はオフになり、ＮＭ３はオンになって、再びPM2を通じて静電容量Ｃｓを有するキャパシタは充電を開始するし、この過程を繰り返し行うことで出力電圧波形（ＯＵＴ＿Ｂ）が生成され、周波数ｆｂとなる。一方、Ｆ＿ＣＴＲＬがハイになると、ＰＭ６とＮＭ４の動作がそれぞれＰＭ３，ＮＭ３と同一になるため、静電容量Ｃｓを有するキャパシタを充電及び放電する電流の通路はそれぞれ、ＰＭ２とＰＭ４、ＮＭ２とＮＭ６になり、充放電電流はそれぞれＫＩｓとなる。このときの周波数はｆａであり、ｆｂよりもｋ倍速い周波数となる。すなわち、

となる。ここで、Ｃｓは、ターゲットキャパシタの静電容量であり、Ｉｓは、デュアル周波数発生部１１０における充放電定電流であり、Ｃｐは、デュアル周波数発生部１１０の寄生静電容量であり、ｔｄは、充放電制御部の時間遅延であり、Ｖｔｈは、ＳｃｈｍｉｔｔトリガーＳＣＨＭＩＴＴ＿Ａの電圧レベル

である。

第６のピンに入力される静電容量Ｃｓが変わってＣｓ＋Ｃｘとなる場合の感知周波数ｆａ‘及びｆｂ'は、

である。したがって、周期の変化は、

となる。すなわち、従来のように静電容量に対する単一の発振周波数を使用する場合には、充放電制御部の時間遅延（ｔｄ）成分が周波数の変化率に影響を及ぼすが、２つの周波数成分を時間分割で印加し、これらの差周波数を求めた後に前記差周波数の変化率を求めると、静電容量の変化が、差周波数の変化率にほぼ比例し、寄生静電容量（Ｃｐ）の比重を小さくすると、より比例的な静電容量の変化を感知することができる。

[時間遅延ｔｄの影響]
図４は、図２に示すデュアル周波数発生部１１０の詳細回路図であり、時間遅延(td)成分による影響を調べるための図である。ＰＤＬがロー（ｌｏｗ）状態になれば、トランジスターＭ１７とＭ１０がオフになって静電容量Csを有するターゲットキャパシタを充放電する通路が遮断され、このターゲットキャパシタの充放電が、トランジスターＭ１５とＭ２を通じてなされるため、充放電電流が減少し、発振器(ＯＳＣ)の発振周波数が遅くなる。逆に、ＰＤＬがハイ（ｈｉｇｈ）になると、トランジスターＭ１７，Ｍ１０，Ｍ１５，Ｍ２を通った充放電電流が合流することで充放電電流が増加するため、発振器(ＯＳＣ)の発振周波数が増加する。

発振器(ＯＳＣ)の発振周期Ｔは、

となり、発振周波数は、外部から接続されるターゲットキャパシタの静電容量Ｃｓと、寄生静電容量Ｃｐと、充放電制御部の時間遅延ｔｄと、ＲＯに流れる充放電定電流Ｉｓと、ＳＣＨＭＩＴＴトリガーの基準電圧Ｖｔｈによって決定される。

充放電制御部の時間遅延（ｔｄ）は、発振器(ＯＳＣ)のインバータループから発生するインバータＩ０、Ｉ１、Ｉ５によるスイッチ遅延成分とＭＯＳトランジスターＭ１９、Ｍ１７、Ｍ６、Ｍ１０、Ｍ１３、Ｍ１５、Ｍ１、Ｍ２によるスイッチ遅延成分とを含む。

静電容量Ｃｓ＋Ｃｐに充電された電圧がＳＣＨＭＩＴＴトリガーの基準電圧Ｖｔｈよりも大きくなるときにＳＣＨＭＩＴＴトリガーが出力を反転させると、直ちに充(放)電電流通路が遮断され、放(充)電通路に転換されなければならないが、制御部の時間遅延ｔｄ成分の存在によって、 ＳＣＨＭＩＴＴトリガーがその出力を反転させた時点よりもｔｄだけ遅れて充放電通路が反転する。したがって、図５に示すように、発振周波数が速くなると、時間遅延td成分のために、静電容量に対する周波数の変化が比例的な関係を外れることになる。

再び図２を参照すると、充放電制御部の時間遅延tdによって上述したような影響を受けないように、本発明は、時間分割されたデュアル周波数ｆａ，ｆｂを使用するが、デュアル周波数発生部１１０から生成された感知周波数ｆａ，ｆｂは、周波数格納部１１０ａ，１１０ｂに格納され、差周波数演算部１２０で差周波数ｆｄ＝ｆａ−ｆｂが演算される。この差周波数が得られると、差周波数変化率演算部１３０で差周波数の変化率Rを演算する。

[基準周波数の生成]
差周波数変化率Rの演算過程を具体的に説明すると、まず、基準周波数発生部１３０ａで基準周波数ｆｒを生成する。基準周波数ｆｒは、感知周波数と比較して静電容量の変化を基準とする周波数であるので、この基準周波数ｆｒの適切な生成が、外部のノイズを区別して信号を出力する重要な要素となる。基準周波数ｆｒは、

なら、

なら、

なら、

で与えられ、この式によれば、基準周波数ｆｒと感知周波数（ｆｄ）との関係は、図６のようになる。ここで、

である。

図６によれば、基準周波数ｆｒは、感知周波数が急激に増加すると(ｍ以上)、この速度に近接する速い速度で上昇する。したがって、感知周波数の急激な変化を即時に反映し、基準周波数frが短時間で感知周波数に近い値となるので、速く安定状態に達し、電圧印加の後にも直ちに静電容量の変化を感知することが可能になる。

ｇ＞ｈであるので、静電容量の増加から感知周波数が減少しても、基準周波数frの減少は鈍くなって静電容量の微小な変化をも感知可能になる。

静電容量が増加してから減少してキャパシタが平衡状態に達する際に、キャパシタの迅速な還元のためにｇ値は多少大きく設定することが好ましい。これは、ターゲットキャパシタの静電容量が瞬時的に増加することによって感知周波数が基準周波数よりも遅くなるのを即時に感知するためである。

[差周波数変化率]
基準周波数発生部１３０ａで基準周波数frが生成されると、演算部１３０ｂで（ｆｒ−ｆｄ）／ｆｒで与えられる差周波数変化率Ｒを演算する。差周波数変化率Ｒは、（ｆｒ−ｆｄ）／ｆｒに適切な加重値をかけて得ることも可能である。

[出力]
比較器１４０は、感知レベル入力端１５０に入力される所定の感知レベルDLと差周波数変化率Rとを比較し、その結果を出力部１７０に出力する。こうすると、出力部１７０では、差周波数変化率Rが感知レベルDLよりも大きい場合に、第３のピンを通してハイ信号からロー信号に変換して出力する。出力部１７０は、ノイズを防止するために比較器１４０の結果を、所定時間の間に積分し出力するように積分器１７０ａを備えることが望ましく、バッファー１７０ｂを備えることも望ましい。

[感知レベル入力]
第５のピンに、望む感知レベルに該当するあらかじめ約束された、静電容量Ｃｄを有する外部キャパシタを接続し、前記外部キャパシタに電流を供給して電荷が充電されるようにする。このときに、電流の強度を同一にすれば、図８に示すように、外部キャパシタの静電容量Ｃｄによって定められた基準電圧Ｖｔｈに到達する時間が異なってくるが、これら時間を測定し、内部で定められたコードによって感知レベルを選択する。

図７で、システムクロック（ＳＹＳＴＥＭ ＣＬＯＣＫ）発生部から発生する基準クロックを用いて、このシステムクロック（ＳＹＳＴＥＭ ＣＬＯＣＫ）発生部で使用された電流源Ｉ３と同じ電流源Ｉ１を使って静電容量Ｃｄを有する外部キャパシタを充電し、このときに、前記外部キャパシタの充電値がＳｃｈｍｉｔｔ＿Ａの入力上限値であるＶｂに到達する時間をカウンターで測定する。この場合、カウンターのＥＮＡＢＬＥ（ＲＳＴ）入力がロー（ＬＯＷ）であるときに、カウンターのクロック部に入力されるシステムクロック（ＳＹＳＴＥＭ ＣＬＯＣＫ）のクロック数をカウンティングし、カウンティング数をデジタル値で出力する。

カウンターのＥＮＡＢＬＥ（ＲＳＴ）入力は、スタート（ＳＴＡＲＴ）とＶｏｕｔ＿Ｃｄの電圧をＯＲ演算することによって発生し、この値がロー（ＬＯＷ）のときにカウンターは作動し、ハイ（ＨＩＧＨ）のときにリセットされる。ここで、スタート（ＳＴＡＲＴ）値がローのときに、外部キャパシタは充電を開始し、これと同時に、Ｖｏｕｔ＿Ｃｄは、ロー状態でＶ＿ＣｄがＶｂに達する際にハイとなり、カウンターは、この期間にカウンティングされた個数を出力する。そして、スタート（ＳＴＡＲＴ）がハイになると、外部キャパシタが有する静電容量Cdは放電をし、次の週期を待つ。Ｖｏｕｔ＿Ｃｄのロー持続時間は、外部に接続された外部キャパシタの静電容量Ｃｄの値が大きければ長くなる。

図８で、スタート（ＳＴＡＲＴ）クロックがロー（ｌｏｗ）である間に感知レベルを選択する時間を、図７のカウンターで測定し、スタート（ＳＴＡＲＴ）クロックがハイ（ｈｉｇｈ）である間にリセット（ｒｅｓｅｔ）状態で次のロー（ｌｏｗ）周期を待つ。こうすると、周期的に感知レベルを選択することが可能になるため、外部キャパシタが有する静電容量Cdの変更で特定期間は感知レベルを高め、特定期間は感知レベルを低くする操作が可能であり、単一の外部ピンを介して複数の感知レベルを入力することが可能になる。もちろん、外部キャパシタが有する静電容量Cdの変更時に、同じ基準クロックと電流源を使用することが望ましい。このときに、図７で外部キャパシタを充電する電流源I1とシステムクロック（ＳＹＳＴＥＭ ＣＬＯＣＫ）部の電流源Ｉ３とＩ２を同一の電流源で構成することによって、ＩＣ製造工程で生じる電流源の偏差を最小化する。

感度は、外部キャパシタＣｄ値によって変更させてもいいが、ターゲットキャパシタが有する静電容量Cs値を調節して変更させてもいい。本発明による検出集積回路は、ターゲットキャパシタ静電容量Cs値の変化率をチップ内部で感知し、外部キャパシタ静電容量Cd値に該当する変化率よりも大きい場合に出力が発生する構成を取る。

ターゲットキャパシタの静電容量Csの変化率、つまり△Ｃｓ／Ｃｓは、ターゲットキャパシタの静電容量Ｃｓ値が大きいほど小さくなる。したがって、外部キャパシタの静電容量Ｃｄ値を変化させなくても、ターゲットキャパシタが設置された状態で、これと並列または直列接続されるように、第６のピンと第４のピンとの間に感度調整用キャパシタを接続すると、第６のピンに入力される実際の静電容量値が変わり、感度が変わることになる。

[基準周波数のホールディング]
ターゲットキャパシタの静電容量Ｃｓが増加すると、差周波数ｆｄが減少し、差周波数変化率(減少率)が感知レベルよりも大きければ、出力部はロー電圧を出力する。差周波数（ｆｄ）が減少し続き、ある瞬間には差周波数ｆｄと基準周波数ｆｒがほぼ同一になり、差周波数変化率Rが感知レベルよりも小さくなることから、静電容量の変化を感知できない場合が生じる。

基準周波数ホールディング部１６０は、基準周波数発生部１３０ａで生成される基準周波数ｆｒ（ｔ）の時間による変化をホールディングする機能を担う。基準周波数ホールディング部１６０は、抵抗を備え、この抵抗値によってシステムクロック発生部の定電流を生成するようにし、図７で、定電流Ｉ２とＩ３を発生させ、その抵抗値の大きさを変化させることで実施可能である。抵抗値が大きければ、内部クロックスピードが落ちて基準周波数ホールディング時間が長くなり、非常にゆっくりと変化する静電容量の値も感知することができる。一方、抵抗値が小さければ、基準周波数が、比較的速く変わる静電容量の変化を速い速度で追従することによって、ノイズ環境で静電容量の変化が不規則に変わる状態を克服することができる。

[デュアル周波数発生周期可変部（Ｄｕａｌ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ：ＤＦＭ）]
本発明は、電力消費を減らすためにｆａの発生周期を調節するＤＦＭ部２００を備える。チップ内のＣＭＯＳ回路は、動作周波数の速度に比例して電力消費が生じるので、発振周波数の速いｆａの発生周期を縮めて電力消費を減らす必要がある。

このために、比較器１４０で感知信号を認知し始めると、ｆａの発生頻度を増やし、これを積分器１７０ａで積分して最終出力を発生させる。しかしながら、感知信号はノイズ成分と混同されることもあるので、特定期間の間に感知信号が連続して認知されないと、初期に認知された感知信号をノイズ成分と判断し、ｆａの発生頻度を減らす。感知信号が認知される時とは、比較器１４０で差周波数変化率Rが感知レベルＤＬよりも大きいとの結果が出始める時のことを意味し、ノイズがなければ、通常、図９でＣｓが増加する時点となる。

感知信号が認知され、ｆａの発生頻度が増加されて感知信号が積分され、感知信号と判断され最終出力が発生すると、このときは感知状態にあるので、ｆａの発生頻度を減らして電力消費を減らす(図９で、Ｃｓが増加し一定の値を維持する部分)。すなわち、感知された状態と感知されなかった状態では、ｆａの発生頻度を減らし、初期感知信号が発生するとき(Ｃｓが増加する時刻)と初期感知解除信号が発生するとき(Ｃｓが減少する時刻)を起点として一定期間の間にｆａの発生頻度を高める。そうすることで、全体的に回路動作の遅延が防止され、電力消費が減るようにｆａの発生周期を変え、残りの期間は、相対的に周波数の低いｆｂを発振させる。電力消費をより減らすために、周波数ｆｂを零(zero)にしてもいい。初期感知信号の発生及び初期感知解除信号の発生は、初期感知信号発生部２１０で感知する。

ＤＦＭ部２００によって、電流消費の多い周波数faの周期を、静電容量が変化する時点に集中して発生させ、変化のない期間には発生周期を縮めて、回路動作の電力消費を減らすことが可能になる。

[イネーブル信号入出力部]
イネーブル信号入出力部２２０は、回路が動作する時と待機モードにある時とを区分して、待機モードのときに動作電流を減らす機能を担うものであり、乾電池などを使用する場合に電流消費を考慮したものである。すなわち、待機モードの時には、ＤＦＭ部２００のｆａ，ｆｂの発生をホールドして、電流消費を最小限に抑える。

イネーブル信号入出力部２２０は、第４のピンを通して外部から印加された電圧がハイ（ｈｉｇｈ）であれば、イネーブル（ｅｎａｂｌｅ）状態となり、ロー（ｌｏｗ）であれば、待機状態と認識するように構成される。

ＤＦＭ部２００が作動して周波数を内部のメモリ１１０ａ，１１０ｂに格納する期間に、外部から第４のピンを通してロー（ｌｏｗ）信号が入力されると、ＤＦＭ部２００の作動エラーが発生することがあるので、ＤＦＭ部２００が作動して周波数を内部のメモリ１１０ａ，１１０ｂに格納する期間の間には、外部からロー信号が入力されないように自動的にロー信号を発生させ、これを、イネーブル信号入出力部(第４のピン)から外部に出力し、隣のチップと通信するようにする。

したがって、複数のチップが同時に使用されるときに、チップ間にイネーブル入出力部２２０を相互に接続すると、一つのチップＡが動作しながらfaを発生させ、これをメモリに格納するときに、チップＡのイネーブル信号入出力部２２０は、ロー信号を出力し、これを接続された他のチップに送るので、これら他のチップは動作をホールディングし、待機モードになり、チップＡの動作が終了すると、チップＡのイネーブル信号入出力部２２０からハイ信号を出力するので、残る他のチップの中で、ｆａ発生時点に近づく順序にしたがってＤＦＭ部が順次動作するようになる。

したがって、チップ間に同時にｆａが発生することがなく、特に、ノイズが激しい環境でチップ相互間の干渉が減るようになる。また、外部のマイコンなどで適切なハイ信号をイネーブル信号入出力部(第４のピン)に印加すると、この区間でのみチップが動作するので、望む期間の間のみチップを動作させて、電流の消費を最適化することが可能になる。

以上では、一つのチップにデュアル周波数発生部１１０が一つである単チャネルチップ（ｓｉｎｇｌｅ ｃｈａｎｎｅｌ ＩＣ）について説明したが、本発明は、これに限定されず、一つのチップにデュアル周波数発生部１１０が複数個ある多チャネルチップ（ｍｕｌｔｉ−ｃｈａｎｎｅｌ ＩＣ）も可能である。この多チャネルチップでは、デュアル周波数発生部１１０の個数だけの複数個のターゲットキャパシタの静電容量（Ｃｓ）の変化を検出することが可能になる。デュアル周波数発生部１１０が複数個存在する場合には、これを制御するデュアル周波数発生周期可変部２００、イネーブル信号入出力部２２０、及び初期感知信号発生部２１０もデュアル周波数発生部１１０と同数だけ存在しなければならず、一つのチップ内でも複数個のイネーブル信号入出力部２２０が相互通信するため、faが同時に発生することがない。

[第２の実施形態]
図１０は、本発明の第２の実施形態に従う静電容量変化検出集積回路１００を用いて６個のピンを持つチップを構成したブロック図である。イネーブル信号入出力部として使用された第４のピンを、周波数ホールディング入力端とする点が、第１の実施形態と相違する。もちろん、イネーブル信号入出力部をそのまま使用し、別途のピン、つまり第７のピンを周波数ホールディング入力端として設けることも可能である。このように第４のピンを周波数ホールディング入力端として使用すると、基準周波数frが差周波数を追従する速度を、外部の第４のピンを通じて任意に選択することが可能になる。

以上では、本発明の具体的な実施形態について説明してきたが、本発明は、これら実施形態に限定されず、本発明の技術的思想の範囲内で各種の変形が可能であることは、当分野で通常の知識をもつ者にとって明らかである。したがって、本発明の権利範囲は、上記の実施形態によって定められず、特許請求の範囲と前記範囲と同等なものによって定められるべきである。

従来の単一の周波数発生部を説明するための回路図である。 本発明の第１の実施形態に従う静電容量変化検出集積回路を説明するためのブロック図である。 図２のデュアル周波数発生部１１０を説明するための図である。 図２のデュアル周波数発生部１１０を説明するための図である。 図２の充放電制御部の時間遅延（ｔｄ）成分の影響を説明するためのグラフである。 基準周波数frと感知周波数ｆｄとの関係を説明するためのグラフである。 感知レベル入力を説明するための図である。 感知レベル入力を説明するための図である。 ＤＦＭ部２００の動作を説明するための図である。 本発明の第２の実施形態に従う静電容量変化検出集積回路を説明するためのブロック図である。

符号の説明

１００ ：静電容量変化検出集積回路
１１０ ：デュアル周波数発生部
１１０ａ：周波数格納部
１１０ｂ：周波数格納部
１２０ ：差周波数演算部
１３０ ：差周波数変化率演算部
１３０ａ：基準周波数発生部
１３０ｂ：差周波数変化率演算部
１４０ ：比較器
１５０ ：感知レベル入力端
１６０ ：基準周波数ホールディング部
１７０ ：出力部
１７０ａ：積分器
１７０ｂ：バッファー
２００ ：ＤＦＭ部
２１０ ：初期感知信号発生部
２２０ ：イネーブル信号入出力部

Claims (14)

1. 静電容量の変化に対して時間分割で感知周波数ｆａと、該ｆａよりもｋ倍遅い感知周波数ｆｂを発生する第１の段階と、前記感知周波数ｆａとｆｂとの差である差周波数fdを演算する第２の段階と、前記差周波数の変化率を演算する第３の段階と、前記差周波数の変化率を所定の感知レベルと比較し、前記差周波数の変化率が前記感知レベルよりも大きければ、静電容量が変化したことを表す信号を出力する第４の段階、を備えることを特徴とする静電容量変化検出方法。
2. 前記差周波数の変化率を演算する第３の段階は、現在周期ｔと以前周期ｔ−１を基準として、前記差周波数の差ｆｄ（ｔ）−ｆｄ（ｔ−１）が、ｆｄ（ｔ）−ｆｄ（ｔ−１）＞ｍならｆｒ（ｔ）＝ｆｒ（ｔ−１）＋ｍ−ｎ、０≦ｆｄ（ｔ）−ｆｄ（ｔ−１）≦ｍならｆｒ（ｔ）＝ｆｒ（ｔ−１）＋ｇ、ｆｄ（ｔ）−ｆｄ（ｔ−１）＜０ならｆｒ（ｔ）＝ｆｒ（ｔ−１）−ｈ(ここで、ｍ≧１、０＜ｎ＜ｍ、ｇ≧１、ｈ≧１、ｇ＞ｈ)で与えられる基準周波数ｆｒ（ｔ）を生成する段階と、（ｆｒ（ｔ）−ｆｄ（ｔ））／ｆｒ（ｔ）で与えられる差周波数変化率を演算する段階と、を備えることを特徴とする請求項１に記載の静電容量変化検出方法。
3. ターゲットキャパシタの静電容量の変化に対して時間分割で感知周波数ｆａと、該ｆａよりもｋ倍遅い感知周波数ｆｂを発生するデュアル周波数発生部と、前記感知周波数ｆａとｆｂとの差である差周波数を演算する差周波数演算部と、前記差周波数の変化率を演算する差周波数変化率演算部と、所定の感知レベルが入力される感知レベル入力端と、前記感知レベル入力端に入力される感知レベルと前記差周波数変化率演算装置で演算された差周波数変化率とを比較する比較部と、前記比較部での比較結果、前記差周波数変化率が前記感知レベルよりも大きい場合に、ハイ信号からロー信号に変換して出力する出力端と、を備えることを特徴とする静電容量変化検出集積回路。
4. 前記差周波数変化率演算部は、
   現在周期ｔと以前周期ｔ−１を基準として、前記差周波数の差ｆｄ（ｔ）−ｆｄ（ｔ−１）が、ｆｄ（ｔ）−ｆｄ（ｔ−１）＞ｍならｆｒ（ｔ）＝ｆｒ（ｔ−１）＋ｍ−ｎ、０≦ｆｄ（ｔ）−ｆｄ（ｔ−１）≦ｍならｆｒ（ｔ）＝ｆｒ（ｔ−１）＋ｇ、ｆｄ（ｔ）−ｆｄ（ｔ−１）＜０ならｆｒ（ｔ）＝ｆｒ（ｔ−１）−ｈ(ここで、ｍ≧１、０＜ｎ＜ｍ、ｇ≧１、ｈ≧１、ｇ＞ｈ)で与えられる基準周波数ｆｒ（ｔ）を生成する基準周波数発生部と、（ｆｒ（ｔ）−ｆｄ（ｔ））／ｆｒ（ｔ）で与えられる差周波数変化率を演算する演算部と、を備えることを特徴とする請求項３に記載の静電容量変化検出集積回路。
5. 前記基準周波数発生部で生成される基準周波数ｆｒ（ｔ）の時間による変化をホールディングする基準周波数ホールディング部をさらに備えることを特徴とする請求項４に記載の静電容量変化検出集積回路。
6. 前記基準周波数ホールディング部は、抵抗を備え、この抵抗値の大きさに基づいて基準周波数ｆｒ（ｔ）のホールディング時間が決定されるように構成されることを特徴とする請求項５に記載の静電容量変化検出集積回路。
7. 前記出力端は、前記比較部から出力される比較結果を積分する積分器を備えることを特徴とする請求項３に記載の静電容量変化検出集積回路。
8. 前記感知レベル入力端は、単一の外部ピンを備え、該外部ピンには、内部の基準クロックと電流源が接続されると同時に、外部キャパシタが接続されるようにし、前記電流源を通じて前記外部キャパシタに電荷が充電されるようにすることによって、前記外部キャパシタの電圧が、あらかじめ定められた基準電圧に到達する時間を測定し、これによって、内部に定められたコードにしたがって感知レベルを選択可能にし、一つのピンを通じて複数段階の感知レベルを入力可能に設けられることを特徴とする請求項３に記載の静電容量変化検出集積回路。
9. 前記比較部での比較結果、前記差周波数変化率が前記感知レベルよりも大きい結果または小さい結果が出始めるときを起点として、一定時間の間に前記デュアル周波数発生部から発生する前記ｆａの発生周期を高めるデュアル周波数発生周期可変部を備えることを特徴とする請求項３に記載の静電容量変化検出集積回路。
10. イネーブル信号入出力部をさらに備え、該イネーブル信号入出力部は、外部から印加される電圧がハイであれば、イネーブルとなり、ローであれば、待機状態と認識するように構成され、前記デュアル周波数発生周期可変部が動作中の場合には、外部からロー信号が入力されないように自体的にロー信号を発生させ、これを外部に出力して隣のチップと通信することを特徴とする請求項９に記載の静電容量変化検出集積回路。
11. 前記デュアル周波数発生部は、複数個備えられて、複数個のターゲットキャパシタに対するｆａとｆｂを発生し、前記イネーブル信号入出力部は、前記デュアル周波数発生部の個数だけ備えられることを特徴とする請求項１０に記載の静電容量変化検出集積回路。
12. 前記ターゲットキャパシタは、別途の感度調整用キャパシタと並列または直列に接続されて前記デュアル周波数発生部に接続されることを特徴とする請求項３に記載の静電容量変化検出集積回路。
13. 請求項５の検出集積回路を備える集積回路チップであって、６個の外部ピンを備えるものの、第１のピンはＶ＋入力端、第２のピンはＶ−入力端、第３のピンは出力端、第４のピンは周波数ホールディング時間入力端、第５のピンは感知レベル入力端、第６のピンは静電容量の入力端として使用されることを特徴とする集積回路チップ。
14. 請求項１０の検出集積回路を備える集積回路チップであって、６個の外部ピンを備えるものの、第１のピンはＶ＋入力端、第２のピンはＶ−入力端、第３のピンは出力端、第４のピンはイネーブル信号入出力端、第５のピンは感知レベル入力端、第６のピンは静電容量Ｃｓの入力端として使用されることを特徴とする集積回路チップ。
    
    

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