JP2511471B2 - 静電容量測定回路 - Google Patents
静電容量測定回路Info
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- JP2511471B2 JP2511471B2 JP62210139A JP21013987A JP2511471B2 JP 2511471 B2 JP2511471 B2 JP 2511471B2 JP 62210139 A JP62210139 A JP 62210139A JP 21013987 A JP21013987 A JP 21013987A JP 2511471 B2 JP2511471 B2 JP 2511471B2
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- Japan
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- circuit
- capacitance
- clock
- input
- resistor
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- Measurement Of Resistance Or Impedance (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、微小な静電容量値の測定に適した静電容量
測定回路に関するものである。
測定回路に関するものである。
（従来の技術） 従来より、互いに向い合った２つの導体で構成される
静電容量（コンデンサ）の容量値が該導体同士の距離に
よって変化することを利用した静電容量センサがあり、
物体の変位や厚さ等を非接触で測定でき、また、センサ
構造が簡単であること等から広く利用されている。
静電容量（コンデンサ）の容量値が該導体同士の距離に
よって変化することを利用した静電容量センサがあり、
物体の変位や厚さ等を非接触で測定でき、また、センサ
構造が簡単であること等から広く利用されている。
このような静電容量センサの容量値を検出する回路は
種々あるが、容量値の検出については、実開昭54−4657
8号に記載されたものがある。ここには、FETを従属接続
するとともに、この従属接続されたFETの接続点にコン
デンサを接続し、さらに、一方のFETに直流電源を接続
するとともに、他方のFETに負荷回路を接続し、互いに
位相が180°ずれた同一周期の矩形波電圧により、各FET
を制御するものが開示されている。
種々あるが、容量値の検出については、実開昭54−4657
8号に記載されたものがある。ここには、FETを従属接続
するとともに、この従属接続されたFETの接続点にコン
デンサを接続し、さらに、一方のFETに直流電源を接続
するとともに、他方のFETに負荷回路を接続し、互いに
位相が180°ずれた同一周期の矩形波電圧により、各FET
を制御するものが開示されている。
（発明が解決しようとする問題点） このような回路は、外部からのノイズ等に強く集積回
路化しやすいが、互いに位相が180°ずれた同一周期の
矩形波電圧の位相がずれると、正確な容量値が検出され
なくなるばかりか、初期の動作が得られなくなる等の恐
れがあった。
路化しやすいが、互いに位相が180°ずれた同一周期の
矩形波電圧の位相がずれると、正確な容量値が検出され
なくなるばかりか、初期の動作が得られなくなる等の恐
れがあった。
（問題点を解決するための手段） そこで、とくに、論理積回路および否定論理和回路の
各一方の入力端に同一のクロックを入力するとともに、
このクロックを遅延させたクロックを論理積回路および
否定論理和回路の各他方の入力端にそれぞれ入力し、論
理積回路および否定論理和回路の出力端から各スイッチ
回路をそれぞれオン・オフ制御するクロックを送出する
クロック発生回路を設けた。
各一方の入力端に同一のクロックを入力するとともに、
このクロックを遅延させたクロックを論理積回路および
否定論理和回路の各他方の入力端にそれぞれ入力し、論
理積回路および否定論理和回路の出力端から各スイッチ
回路をそれぞれオン・オフ制御するクロックを送出する
クロック発生回路を設けた。
（作用） すなわち、論理積回路および否定論理和回路の各一方
の入力端に同一のクロックを入力するとともに、このク
ロックを遅延させたクロックを論理積回路および否定論
理和回路の各他方の入力端にそれぞれ入力し、論理処理
を行うので、論理積回路および否定論理和回路の出力端
から、位相が180°ずれた同一周波数の２相のクロック
を送出することになる。
の入力端に同一のクロックを入力するとともに、このク
ロックを遅延させたクロックを論理積回路および否定論
理和回路の各他方の入力端にそれぞれ入力し、論理処理
を行うので、論理積回路および否定論理和回路の出力端
から、位相が180°ずれた同一周波数の２相のクロック
を送出することになる。
（実施例） 第１図は本発明の静電容量測定回路の一実施例を示す
もので、図中、10はクロック発生回路、21及び22は電界
効果型トランジスタ（FET）、23は被測定静電容量、24
は抵抗、25,26はコンデンサ、27は電源端子、28は測定
端子、29は出力端子、30は測定回路である。
もので、図中、10はクロック発生回路、21及び22は電界
効果型トランジスタ（FET）、23は被測定静電容量、24
は抵抗、25,26はコンデンサ、27は電源端子、28は測定
端子、29は出力端子、30は測定回路である。
クロック発生回路10は発振器（OSC）11、フリップフ
ロップ12、遅延回路13,14,15、論理積回路（ANDゲー
ト）16、否定論理和回路（NORゲート）17及びバッファ
ドライバ18,19からなっており、第２図にその各部の信
号波形を示す。発振器11で発生した周波数ｆのクロック
パルスはフリップフロップ12によりその1/2の周波数に
分周され、デューティ比50％の方形波信号Ａとなる。こ
の信号Ａは周知のバッファゲート等からなる遅延回路1
3,14,15により微小時間Tdだけ遅れた信号Ｂとされ、前
記信号ＡとともにANDゲート16及びNORゲート17に入力さ
れる。ANDゲート16からは信号Ａ及びＢのハイ（Ｈ）レ
ベルの一致部分に相当する信号Ｃが出力され、また、NO
Rゲート17からは信号Ａ及びＢのロー（Ｌ）レベルの一
致部分に相当する信号Ｄが出力される。該信号Ｃ及びＤ
は周波数f/2で互いに位相が180°ずれ、しかも互いにハ
イレベルとなる期間が全く重なり合わない２相のクロッ
クとなり、それぞれバッファドライバ18及び19を介して
FET21及び22のゲートへ送出される。
ロップ12、遅延回路13,14,15、論理積回路（ANDゲー
ト）16、否定論理和回路（NORゲート）17及びバッファ
ドライバ18,19からなっており、第２図にその各部の信
号波形を示す。発振器11で発生した周波数ｆのクロック
パルスはフリップフロップ12によりその1/2の周波数に
分周され、デューティ比50％の方形波信号Ａとなる。こ
の信号Ａは周知のバッファゲート等からなる遅延回路1
3,14,15により微小時間Tdだけ遅れた信号Ｂとされ、前
記信号ＡとともにANDゲート16及びNORゲート17に入力さ
れる。ANDゲート16からは信号Ａ及びＢのハイ（Ｈ）レ
ベルの一致部分に相当する信号Ｃが出力され、また、NO
Rゲート17からは信号Ａ及びＢのロー（Ｌ）レベルの一
致部分に相当する信号Ｄが出力される。該信号Ｃ及びＤ
は周波数f/2で互いに位相が180°ずれ、しかも互いにハ
イレベルとなる期間が全く重なり合わない２相のクロッ
クとなり、それぞれバッファドライバ18及び19を介して
FET21及び22のゲートへ送出される。
この場合において、FET21及び22を他のタイプで構成
した場合は、信号Ｃ及びＤを互いにローレベルとなる期
間が全く重なり合わない２相のクロックとすることは言
うまでもない。
した場合は、信号Ｃ及びＤを互いにローレベルとなる期
間が全く重なり合わない２相のクロックとすることは言
うまでもない。
FET21のドレーンは図示しない直流電源から所定の電
圧VDD（例えば５［Ｖ］）が印加される電源端子27に接
続され、また、そのソースは一端が接地された被測定静
電容量23の他端に測定端子28を介して接続されており、
前記信号Ｃがハイレベルの期間のみオンとなり、該被測
定静電容量23を充電する第１のスイッチ回路を構成する
如くなっている。
圧VDD（例えば５［Ｖ］）が印加される電源端子27に接
続され、また、そのソースは一端が接地された被測定静
電容量23の他端に測定端子28を介して接続されており、
前記信号Ｃがハイレベルの期間のみオンとなり、該被測
定静電容量23を充電する第１のスイッチ回路を構成する
如くなっている。
また、FET22のドレーンは戦記測定端子28に接続さ
れ、また、そのソースは抵抗24を介して接地されてお
り、前記信号Ｄがハイレベルの期間のみオンとなり、被
測定静電容量23に蓄えられた電荷を放電する第２のスイ
ッチ回路を構成する如くなっている。
れ、また、そのソースは抵抗24を介して接地されてお
り、前記信号Ｄがハイレベルの期間のみオンとなり、被
測定静電容量23に蓄えられた電荷を放電する第２のスイ
ッチ回路を構成する如くなっている。
測定回路30は演算増幅器31、抵抗32,33及びコンデン
サ34からなっており、周知の非反転増幅回路を構成し、
後述するように抵抗24を流れる平均電流に比例した出力
電圧を出力端子29に出力する。
サ34からなっており、周知の非反転増幅回路を構成し、
後述するように抵抗24を流れる平均電流に比例した出力
電圧を出力端子29に出力する。
前記構成において、FET21及び22はクロック発生回路1
0より供給される信号Ｃ及びＤに従ってオン・オフを繰
返し、被測定静電容量23に対する充電及び放電を行な
う。ここで、FET21がオンとなる期間に被測定静電容量2
3に蓄えられる電荷Qtは、その容量値をCxとし、FET21の
オン抵抗を無視できるものとすると、次式に示す如く表
わされる。
0より供給される信号Ｃ及びＤに従ってオン・オフを繰
返し、被測定静電容量23に対する充電及び放電を行な
う。ここで、FET21がオンとなる期間に被測定静電容量2
3に蓄えられる電荷Qtは、その容量値をCxとし、FET21の
オン抵抗を無視できるものとすると、次式に示す如く表
わされる。
Qt＝Cx・VDD ……（４） 一方、FET21がオフとなりFET22がオンとなれば、前記
電荷Qtは抵抗24を通して放電し、０となるが、該充・放
電動作は単位時間当りf/2回行なわれる。従って、抵抗2
4を流れる単位時間当りの総電荷量Qaは次式に示す如く
表わされる。
電荷Qtは抵抗24を通して放電し、０となるが、該充・放
電動作は単位時間当りf/2回行なわれる。従って、抵抗2
4を流れる単位時間当りの総電荷量Qaは次式に示す如く
表わされる。
Qa＝（ｆ・Qt）/2＝（ｆ・Cx・VDD）/2 ……（５） また、前記総電荷量Qaは抵抗24を流れる電流の平均値
に等しい。従って、抵抗24の抵抗値をR1とし、測定回路
30中の抵抗32及び33の抵抗値をそれぞれR2及びR3とすれ
ば、出力端子29に出力される出力電圧Voは次式に示す如
く表わされる。
に等しい。従って、抵抗24の抵抗値をR1とし、測定回路
30中の抵抗32及び33の抵抗値をそれぞれR2及びR3とすれ
ば、出力端子29に出力される出力電圧Voは次式に示す如
く表わされる。
Vo＝〔｛ｆ・R1・（R2＋R3）・VDD｝／（２・R2）〕・C
x ……（６） 前記実施例によれば、前記（６）式から明らかなよう
にその出力端子29より被測定静電容量23の容量値Cxに正
確に比例した出力電圧Voが得られ、また、被測定静電容
量23の一端は接地され、その他端は電源に接続されるか
又は抵抗24を介して接地されるため、その測定端子28の
インピーダンスが常に低い状態となり、外部からのノイ
ズ等が混入しにくくなる。
x ……（６） 前記実施例によれば、前記（６）式から明らかなよう
にその出力端子29より被測定静電容量23の容量値Cxに正
確に比例した出力電圧Voが得られ、また、被測定静電容
量23の一端は接地され、その他端は電源に接続されるか
又は抵抗24を介して接地されるため、その測定端子28の
インピーダンスが常に低い状態となり、外部からのノイ
ズ等が混入しにくくなる。
なお、前記実施例中、コンデンサ25は電源インピーダ
ンスを下げ、被測定静電容量23の充電が速やかに行なわ
れるようにするためのものである。また、コンデンサ26
は抵抗24に流れる放電電流を平均化するためのものであ
る。さらにまた、コンデンサ34は演算増幅器31、抵抗32
及び33とともに低域ろ波器を形成する。
ンスを下げ、被測定静電容量23の充電が速やかに行なわ
れるようにするためのものである。また、コンデンサ26
は抵抗24に流れる放電電流を平均化するためのものであ
る。さらにまた、コンデンサ34は演算増幅器31、抵抗32
及び33とともに低域ろ波器を形成する。
（発明の効果） 本発明によれば、論理積回路および否定論理和回路の
出力端から、位相が180°ずれた同一周波数の２相のク
ロックを送出することになるので、正確な容量値が検出
されることになるばかりか、初期の動作が得られなくな
るなどの恐れがないなどの利点がある。
出力端から、位相が180°ずれた同一周波数の２相のク
ロックを送出することになるので、正確な容量値が検出
されることになるばかりか、初期の動作が得られなくな
るなどの恐れがないなどの利点がある。
第１図は本発明の静電容量測定回路の一実施例を示す
図、第２図は、一実施例のクロック発生回路における各
部の信号波形図である。 10…クロック発生回路、21,22…電界効果型トランジス
タ、23…被測定静電容量、24…抵抗、27…電源端子、29
…出力端子、30…測定回路。
図、第２図は、一実施例のクロック発生回路における各
部の信号波形図である。 10…クロック発生回路、21,22…電界効果型トランジス
タ、23…被測定静電容量、24…抵抗、27…電源端子、29
…出力端子、30…測定回路。
Claims (1)
- 【請求項１】論理積回路および否定論理和回路の各一方
の入力端に同一のクロックを入力するとともに、このク
ロックを遅延させたクロックを論理積回路および否定論
理和回路の各他方の入力端にそれぞれ入力し、論理積回
路および否定論理和回路の出力端から、互いに位相が18
0°ずれた同一周波数の２相のクロックを発生するクロ
ック発生回路と、 一端が接地された被測定静電容量の他端と所定の電圧値
を有する直流電源との間に接続され、前記２相のクロッ
クのうちの一方によりオン・オフ制御される第１のスイ
ッチ回路と、 一端が接地された抵抗の他端と前記被測定静電容量の他
端との間に接続され、前記２相のクロックのうちの他方
によりオン・オフ制御される第２のスイッチ回路と、 前記抵抗を流れる電流の平均値を測定する測定回路とか
らなる 静電容量測定回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210139A JP2511471B2 (ja) | 1987-08-26 | 1987-08-26 | 静電容量測定回路 |
| EP88113751A EP0305871B1 (en) | 1987-08-26 | 1988-08-24 | Wire-dot print head driving apparatus |
| DE8888113751T DE3862722D1 (de) | 1987-08-26 | 1988-08-24 | Apparat zum betreiben eines nadeldruckkopfes. |
| US07/395,159 US4940343A (en) | 1987-08-26 | 1989-08-17 | Wire-dot print head driving apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210139A JP2511471B2 (ja) | 1987-08-26 | 1987-08-26 | 静電容量測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6454375A JPS6454375A (en) | 1989-03-01 |
| JP2511471B2 true JP2511471B2 (ja) | 1996-06-26 |
Family
ID=16584425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62210139A Expired - Lifetime JP2511471B2 (ja) | 1987-08-26 | 1987-08-26 | 静電容量測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511471B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2738786B2 (ja) * | 1991-10-25 | 1998-04-08 | 沖電気工業株式会社 | ワイヤドットヘッドの駆動装置 |
| JP4310695B2 (ja) * | 2004-03-30 | 2009-08-12 | アイシン精機株式会社 | 静電容量変化検出装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446578U (ja) * | 1977-09-07 | 1979-03-31 |
-
1987
- 1987-08-26 JP JP62210139A patent/JP2511471B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6454375A (en) | 1989-03-01 |
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Legal Events
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