JP3587714B2 - 変位検出器 - Google Patents
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Description
【発明の属する技術分野】
この発明は検出コイルのインダクタンス変化に基づいて変位を検出する変位検出器に係り、特に過渡応答電圧が基準電圧値に達するまでの時間に基づいて変位を検出する変位検出器に関する。
【0002】
【従来の技術】
従来の変位検出器は、本願出願人が特開平7−332910号公報で開示したように、変位可能なコア、コアの変位量に対応してインダクタンスが変化する検出コイル、基準抵抗を備え、パルス電源を印加してインダクタンスと基準抵抗に対応した過渡応答電圧を検出することにより、インダクタンスの絶対値を検出できるので、コアの変位量に対するインダクタンスの変化を過渡応答電圧で検出することができる。
【0003】
これにより、コアの変位量を検出コイルのインダクタンスの変化量に変換し、パルス電源を印加してから一定時間後のインダクタンスの変化量に対応した過渡応答電圧を検出するので、過渡応答電圧に対応した精度の高い変位検出を実現することができる。
【0004】
【発明が解決しようとする課題】
特開平7−332910号公報で開示した変位検出器は、変位の検出をパルス電源応答の過渡応答電圧(アナログ量)で行うため、過渡応答電圧にノイズが混入する場合には変位の検出精度に影響を及ぼす課題がある。
【0005】
この発明はこのような課題を解決するためなされたもので、その目的はノイズの影響が少なく検出精度が高い変位検出器を提供することにある。
【0006】
【課題を解決するための手段】
前記課題を解決するためこの発明に係る変位検出器は、変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検 出コイルに直列に接続される基準抵抗器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段とを備え、パルス発生手段が発生するパルス幅に基づいてコアの変位を検出することを特徴とする。
【0007】
この発明に係る変位検出器は、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段とを備えたので、コアの変位をパルスのパルス幅とするディジタル量で検出することができる。
【0008】
さらに、この発明に係るパルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、2つの基準電圧値を交互に設定する基準電圧設定手段と、比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号に基づいて検出コイルを接地または開放するスイッチング素子を備え、過渡応答電圧が2つの基準電圧値に達する時間を周期としたパルスを発生することを特徴とする。
【0009】
この発明に係るパルス発生手段は、検出コイルを接地または開放してインダクタンスの変化に対応した過渡応答電圧が2つの基準電圧値に達するそれぞれの時間をパルス幅とした周期のパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【0010】
また、この発明に係るパルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、2つの基準電圧値を交互に設定する基準電圧設定手段と、比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号をトリガとして単一パルスを発生する単一パルス発生手段と、この単一パルス発生手段からの単一パルスと反転信号の論理積を演算する論理積演算手段と、この論理積演算手段からの論理積信号に基づいて検出コイルを接地または開放するスイッチング素子を備え、過渡応答電圧が2つの基準電圧値の低電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生することを特徴とする。
【0011】
この発明に係るパルス発生手段は、検出コイルを接地または開放してインダクタンスの変化に対応した過渡応答電圧が2つの基準電圧値の低電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【0012】
さらに、この発明に係るパルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、2つの基準電圧値を交互に設定する基準電圧設定手段と、比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号に基づいて検出コイルを電源に接続または電源から開放するスイッチング素子とを備え、過渡応答電圧が2つの基準電圧値に達する時間を周期としたパルスを発生することを特徴とする。
【0013】
この発明に係るパルス発生手段は、検出コイルを電源に接続または電源から開放してインダクタンスの変化に対応した過渡応答電圧が2つの基準電圧値に達するそれぞれの時間をパルス幅とした周期のパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【0014】
また、この発明に係るパルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、2つの基準電圧値を交互に設定する基準電圧設定手段と、比較手段からの比較信号をトリガとして単一パルスを発生する単一パルス発生手段と、この単一パルス発生手段からの単一パルスと比較信号の否定論理積を演算する否定論理積演算手段と、この否定論理積演算手段からの否定論理積信号に基づいて検出コイルを電源に接続または電源から開放するスイッチング素子と、を備え、過渡応答電圧が2つの基準電圧値の高電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生することを特徴とする。
【0015】
この発明に係るパルス発生手段は、検出コイルを電源に接続または電源から開放してインダクタンスの変化に対応した過渡応答電圧が2つの基準電圧値の高電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【0016】
さらに、この発明に係る変位検出器は、中立位置から両方向に変位可能なコアと、中立位置からコアの変位方向に対称に配置され、コアの変位に対応してインダクタンスが差動で変化する2個の検出コイルと、この2個の検出コイルのそれぞれに直列に接続される2個の基準抵抗器と、差動で変化するインダクタンスに伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生する2個のパルス発生手段とを備え、2個のパルス発生手段が発生するパルス幅の偏差に基づいてコアの変位を検出することを特徴とする。
【0017】
この発明に係る変位検出器は、コアの変位に対応してインダクタンスが差動で変化する2個の検出コイルの過渡応答電圧が基準電圧値に達するまでの時間をパルス幅とした2つのパルスを発生するので、それぞれのパルス幅の偏差に基づいてコアの変位を差動で検出することができ、変位を高感度で検出することができる。
【0018】
また、この発明に係る2個のパルス発生手段は、基準電圧値をそれぞれ異なる値に設定することを特徴とする。
【0019】
この発明に係る2個のパルス発生手段は、基準電圧値をそれぞれ異なる値に設定するので、出力信号から変位検出器の短絡を検出することができる。
【0020】
さらに、この発明に係る変位検出器は、加えられるトルクに応じてコアを変位可能とし、トルクセンサに適用することを特徴とする。
【0021】
この発明に係る変位検出器は、加えられるトルクに応じてコアを変位可能とするので、トルクセンサに適用することができる。
【0022】
【発明の実施の形態】
以下、この発明の実施の形態を添付図面に基づいて説明する。
なお、本発明は、コアの変位に伴い変化する検出コイルのインダクタンスに対応した過渡応答電圧が基準電圧値に達するまでの時間に基づいて変位をノイズの影響が少なく、高精度に検出するものである。
【0023】
図1はこの発明に係る変位検出器の基本構成説明図である。
(a)図に変位検出器の基本構成図、(b)図に等価回路図、(c)図に過渡応答電圧(VO)波形図を示す。
【0024】
(a)図において、変位検出器1は、検出コイル2、検出コイル2の内部に対象物の変位量に対応した変位(X1、X2)をする非磁性体よりなるコア3、基準抵抗器RFを備える。
【0025】
検出コイル2の一方の端子2aにパルス電源5を接続し、検出コイル2の他方の端子2bには基準抵抗器RFの一端を接続するとともに、基準抵抗器RFの他端は接地(GND)する。
また、端子2bからLR回路のパルス応答電圧である過渡応答電圧VOを検出する。
【0026】
(a)図において、コア3が検出コイル2の中立位置にある状態の検出コイル2のインダクタンスをL、基準抵抗器RFを検出コイル2の内部抵抗rより充分大きな値に設定すると、内部抵抗rは無視でき、(b)図の等価回路(積分回路)が得られる。
【0027】
(b)図の等価回路において、半周期(T/2)がインダクタンスLと基準抵抗RFで決定される時定数τ(=L/RF)よりも充分大きなパルス電源(波高値VI)で駆動すると、(c)図に示す過渡応答電圧VOの波形となる。
【0028】
(c)図に示す過渡応答電圧の波形は、立下りパルス幅(0〜T/2の時間)および立上がりパルス幅(T/2〜Tの時間)のパルス電源5で駆動した時の基準抵抗器RF両端間の過渡応答電圧VO(VOK,VOL)である。
なお、過渡応答電圧VOKはコア3が検出コイル2の中立位置にあり、インダクタンスLの状態の波形であり、過渡応答電圧VOLはコア3が変位して検出コイル2のインダクタンスが増加(L1>L)した状態の波形である。
【0029】
パルス幅(0〜T/2の時間)で、過渡応答電圧VOKおよび過渡応答電圧VOLが基準電圧値VK1に到達する時間をそれぞれtDO,tD1とすると、時間tDO,tD1は数1で表わされる。
【0030】
【数1】
tDO=−(L/RF)*ln(VK1/VI)
tD1=−(L1/RF)*ln(VK1/VI)
【0031】
一方、パルス幅(T/2〜Tの時間)で、過渡応答電圧VOKおよび過渡応答電圧VOLが基準電圧値VK2に到達する時間をそれぞれtUO,tU1とすると、時間tUO,tU1は数2で表わされる。
【0032】
【数2】
tUO=−(L/RF)*ln(1−VK2/VI)
tU1=−(L1/RF)*ln(1−VK2/VI)
【0033】
数1および数2から明らかなように、ln(VK1/VI)またはln(1−VK2/VI)は一定値であるから、時間tDOおよび時間tUOはインダクタンスLに比例し、時間tD1および時間tU1はインダクタンスL1に比例する。
【0034】
コア3の変位は、数1または数2より、時間tD1と時間tDOとの偏差(=tD1−tDO)あるいは時間tU1と時間tUOとの偏差(=tU1−tUO)から検出することができる。
【0035】
なお、コア3が変位して検出コイル2のインダクタンスが減少(L2<L)した時の過渡応答電圧(図示せず)が基準電圧値VK1、基準電圧値VK2に到達する時間をtD2,tU2とすると、時間tD2または時間tU2は、数1または数2のインダクタンスL1に代えてインダクタンスL2(<L1)とすることで算出することができる。
【0036】
このように、この発明に係る変位検出器は、コアの変位に対応して変化する検出コイルのインダクタンスによるパルス応答の過渡応答電圧Vが基準電圧値に達するまでの時間に基づいてコアの変位を検出するので、検出コイルのインダクタンスの変化に比例した(線形の)時間でコアの変位を検出することができる。
【0037】
図1に示す変位検出器1は、パルス電源5を独立したパルス発振器、またはマイクロプロセッサに設け、基準クロックを分周したパルス発生器で構成しなければならないが、次に過渡応答電圧が基準電圧値に到達する時間をパルス幅としてパルス発信するパルス発生手段を用いることにより、変位検出の時間をディジタル値として検出する実施の形態について説明する。
【0038】
図2はこの発明に係る変位検出器の一実施の形態要部ブロック構成図である。
図2において、変位検出器11は、変位可能なコア3(図1参照)と、コア3の近傍に配置され、コア3の変位に対応してインダクタンスLが変化する検出コイル2と、検出コイル2に直列に接続される基準抵抗器RFと、ダイオードDと、インダクタンスLの変化に伴い発生する過渡応答電圧VAが基準電圧値VBに達するまでの時間をパルス幅としたパルスを発生するパルス発生手段12を備える。
【0039】
基準抵抗RFは、一端を電源VP(例えば、5V)に接続するとともに、他端を検出コイル2(インダクタンスL)に直列接続する。
検出コイル2は、他端をパルス発生手段12を介して接地(GND)するか開放するように構成する。
ダイオードDは、検出コイル2の他端と電源VP間に接続し、後述するパルス発生手段12のスイッチング素子15がオフ動作した時に検出コイル2のインダクタンスLに発生するサージ電圧を吸収して電源VPの電圧(5V)に抑制する。
なお、過渡応答電圧VAは図1の(c)図に示すVOK,VOLに相当する。
【0040】
パルス発生手段12は、過渡応答電圧VAと基準電圧値VBを比較する比較手段13、2つの基準電圧値VTH,VTLを交互に設定する基準電圧設定手段16、比較手段13からの比較信号VCを反転する反転手段14、反転手段14からの反転信号VDに基づいて検出コイル2を接地または開放するスイッチング素子15を備える。
【0041】
比較手段13は、演算増幅器等のコンパレータで構成し、基準電圧値VBが非反転入力(+入力)に供給され、過渡応答電圧VAが反転入力(−入力)に供給される。
また、比較手段13は、過渡応答電圧VAと基準電圧値VBを比較し、比較信号VCを反転手段14および抵抗器R3を介して反転入力(+入力)に帰還(フィードバック)する。
【0042】
基準電圧設定手段16は、比較手段13、抵抗器R1〜R3を備え、電源電圧VP(5V)、比較信号VC(5Vまたは0V)を抵抗器R1〜R3で分圧して数3で表される比較的高い(高電位の)基準電圧値VTHおよび比較的低い(低電位の)基準電圧値VTLを交互に比較手段13の反転入力(+入力)に供給する。
なお、 基準電圧設定手段16は、過渡応答電圧VAに対して2つの基準電圧値VTHおよび基準電圧値VTLのヒステリシス特性を有する。
【0043】
【数3】
VTH=R2(R1+R3)*VP/R
VTL=R2R3*VP/R
ただし、R=R1R2+R2R3+R3R1
【0044】
反転手段14は、インバータ等で構成し、比較手段13から供給される比較信号VCの極性を反転させた反転信号VDを抵抗器RBを介してスイッチング素子15を構成するNPNトランジスタのベースに供給する。
【0045】
また、反転信号VDは、インダクタンスLの変化に対応した過渡応答電圧VAが2つの基準電圧値VTHおよび基準電圧値VTLのそれぞれに到達する時間をそれぞれのパルス幅としたパルス発振の出力となる。
【0046】
スイッチング素子15は、NPNトランジスタで構成し、反転手段14から供給される反転信号VDに基づいてオン/オフ動作を行い、インダクタンスLの検出コイル2を接地(GND)したり、開放したりする。
なお、スイッチング素子15は、NチャネルMOSFET(電界効果トランジスタ)で構成してもよい。
【0047】
次に、図2のパルス発生手段の動作を図3の波形図に基づいて説明する。
図3は図2に示すパルス発生手段の各部動作波形図である。
図3において、丸数字1は過渡応答電圧VAの波形、丸数字2は比較信号VCの波形、丸数字3は反転信号(パルス発振出力)VDの波形を示す。
【0048】
初期状態で比較信号VCがHレベルの場合、基準電圧値VBは基準電圧値VTHに設定されており、過渡応答電圧VAはLレベルから時間経過とともに指数関数的に上昇する。
この状態では、比較信号VCはHレベル、反転信号VDはLレベルであり、NPNトランジスタ(スイッチング素子15)はオフ状態にある。
【0049】
過渡応答電圧VAが上昇して基準電圧値VTHに到達すると、比較信号VCはLレベル、反転信号VDはHレベルとなり、このHレベルの反転信号VDが抵抗器RBを介してNPNトランジスタをオン状態に駆動する。
なお、比較信号VCがLレベルになると、基準電圧値VBは基準電圧値VTLに設定が変更される。
【0050】
NPNトランジスタがオン状態になると、過渡応答電圧VAは基準電圧値VTHから時間経過とともに指数関数的に下降する。
この状態では、比較信号VCはLレベル、反転信号VDはHレベルを保つ。
【0051】
過渡応答電圧VAが下降して設定変更された基準電圧値VTLに到達すると、比較信号VCはHレベル、反転信号VDはLレベルとなり、このLレベルの反転信号VDが抵抗器RBを介してNPNトランジスタをオフ状態に駆動する。
なお、比較信号VCがHレベルになると、基準電圧値VBは再び基準電圧値VTHに設定される。
【0052】
続いて、NPNトランジスタがオフ状態になると、過渡応答電圧VAは再び上昇し、この上昇は基準電圧値VTHに到達するまで継続する。
なお、この状態では、比較信号VCはHレベル、反転信号VDはLレベルを保持する。
【0053】
過渡応答電圧VAが基準電圧値VTHに到達すると、比較信号VCがLレベル、反転信号VDがHレベルとなり、Hレベルの反転信号VDが抵抗器RBを介してNPNトランジスタをオン状態に駆動する。
なお、比較信号VCがLレベルになると、基準電圧値VBは基準電圧値VTHに設定される。
【0054】
以降、過渡応答電圧VAが基準電圧値VTHから基準電圧値VTLに到達する時間を経由し、過渡応答電圧VAが基準電圧値VTLから基準電圧値VTHに到達する時間までを周期としたパルス発振を継続し、反転信号VD(パルス発振出力)を出力信号VDとして検出することができる。
【0055】
過渡応答電圧VAが基準電圧値VTHから基準電圧値VTLに達する時間をtU、過渡応答電圧VAが基準電圧値VTLから基準電圧値VTHに達する時間をtDとすると、時間tUと時間tDの和TOS(=tU+tD)がパルス発振の周期となる。
【0056】
コア3の変位に対応して変化した検出コイル2のインダクタンスL1に対するパルス発振の周期TOS1と、コア3が検出コイル2の中立位置にある状態の検出コイル2のインダクタンスLに対するパルス発振の周期TOSLの偏差(=TOS1−TOSL)を演算することにより、コア3の変位に対応した時間(=TOS1−TOSL)を検出することができる。
【0057】
なお、予めコア3が検出コイル2の中立位置にある状態のパルス発振の周期TOSLを記憶しておき、コア3に変位がある時のパルス発振の周期TOS1を検出し、周期TOS1と周期TOSLの偏差を演算してコア3の変位に対応した時間(=TOS1−TOSL)を検出してもよい。
【0058】
また、周期TOS1はパルスでディジタル値として検出するので、図2に示すパルス発生手段12と、演算系を構成するマイクロプロセッサ等を有する制御部が距離的に離れて配線されていても、外乱ノイズなどの影響を少なくして変位検出を実行することができる。
【0059】
このように、この発明に係る変位検出器は、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段とを備えたので、コアの変位をパルスのパルス幅とするディジタル量で検出することができる。
【0060】
また、この発明に係るパルス発生手段は、検出コイルを接地または開放してインダクタンスの変化に対応した過渡応答電圧が2つの基準電圧値に達するそれぞれの時間をパルス幅とした周期のパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【0061】
図4はこの発明に係る変位検出器の別実施の形態要部ブロック構成図である。
図4において、変位検出器21は、図2に示す変位検出器11と較べてパルス発生手段22のみが異なる。
【0062】
パルス発生手段22は、過渡応答電圧VAと基準電圧値VBを比較する比較手段13、2つの基準電圧値VTH,VTLを交互に設定する基準電圧設定手段16、比較手段13からの比較信号VCを反転する反転手段14、反転手段14からの反転信号VDに基づいて一定パルス幅の単一パルスを発生する単一パルス発生手段17、反転信号VDおよび単一パルス発生手段17からの出力信号VDOの論理積を演算する論理積演算手段18、この論理積演算手段18からの論理積信号VEに基づいて検出コイル2を接地または開放するスイッチング素子15を備える。
【0063】
なお、比較手段13、基準電圧設定手段16、反転手段14およびスイッチング素子15は、図2に示すパルス発生手段12と同一の構成ならびに作用を有するので、説明を省略する。
【0064】
単一パルス発生手段17は、例えばワンショットマルチバイブレータで構成し、反転手段14から供給される反転信号VDの立下りをトリガとして一定パルス幅のLレベル単一パルスを発生し、この単一パルスを出力信号VDOとして論理積演算手段18に供給するとともに、インダクタンスLの変化に対応した過渡応答電圧VAが電源VP(例えば、5V)から基準電圧値VTLに到達する時間と単一パルス幅をそれぞれのパルス幅としたパルス発振の出力となる。
【0065】
論理積演算手段18は、AND回路で構成し、反転手段14から供給される反転信号VDと単一パルス発生手段17から供給される出力信号VDOの論理積を演算し、論理積信号VE(=VD*VDO)を抵抗器RBを介してスイッチング素子15を構成するNPNトランジスタのベースに供給する。
【0066】
論理積演算手段18から供給される論理積信号VEにより、NPNトランジスタはオン/オフ駆動され、検出コイル2を接地あるいは開放する。
【0067】
次に、図4のパルス発生手段の動作を図5の波形図に基づいて説明する。
図5は図4に示すパルス発生手段の各部動作波形図である。
図5において、丸数字1は過渡応答電圧VAの波形、丸数字2は比較信号VCの波形、丸数字3は反転信号VDの波形、丸数字4は出力信号VDOの波形、丸数字5は論理積信号VEの波形を示す。
【0068】
初期状態で比較信号VCがHレベルの場合、基準電圧値VBは基準電圧値VTHに設定されており、過渡応答電圧VAはLレベルから時間経過とともに指数関数的に上昇する。
この状態では、比較信号VCはHレベル、反転信号VDはLレベル、出力信号VDOはHレベル、論理積信号VEはLレベルにあり、NPNトランジスタ(スイッチング素子15)はオフ状態にある。
【0069】
過渡応答電圧VAが上昇して基準電圧値VTHに到達すると、比較信号VCはLレベル、反転信号VDはHレベル、出力信号VDOはHレベル、論理積信号VEはHレベルとなり、このHレベルの論理積信号VEが抵抗器RBを介してNPNトランジスタをオン状態に駆動する。
なお、比較信号VCがLレベルになると、基準電圧値VBは基準電圧値VTLに設定が変更される。
【0070】
NPNトランジスタがオン状態になると、過渡応答電圧VAは基準電圧値VTHから時間経過とともに指数関数的に下降する。
この状態では、比較信号VCはLレベル、反転信号VDはHレベル、出力信号VDOはHレベル、論理積信号VEはHレベルを保つ。
【0071】
過渡応答電圧VAが下降して設定変更された基準電圧値VTLに到達すると、比較信号VCはHレベル、反転信号VDはLレベルとなるが、反転信号VDの立下り(丸数字3の下向き矢印表示)をトリガにして単一パルス発生手段17が一定パルス幅(時間T01)のLレベル単一パルスの出力信号VDOを発生するため、出力信号VDOはLレベル、論理積信号VEはLレベルとなり、このLレベルの論理積信号VEが抵抗器RBを介してNPNトランジスタをオフ状態に駆動する。
なお、比較信号VCがHレベルになると、基準電圧値VBは再び基準電圧値VTHに設定される。
【0072】
続いて、NPNトランジスタがオフ状態になると、過渡応答電圧VAは再び上昇し、基準電圧値VTHに到達すると、比較信号VCはLレベル、反転信号VDはHレベルとなるが、出力信号VDOは単一パルスの一定パルス幅(時間T01)を充分長く設定してLレベルを保持するため、論理積信号VEもLレベルを保持する。
Lレベルの論理積信号VEにより、NPNトランジスタがオフ状態を保持するため、過渡応答電圧VAは基準電圧値VTHを超えて(VA>VTH)も上昇を続け、電源VP(例えば、5V)に限りなく近い値となる。
なお、比較信号VCがLレベルになった時点で、基準電圧値VBは基準電圧値VTLに設定が変更される。
【0073】
過渡応答電圧VAが基準電圧値VTHを超えて電源VP(例えば、5V)に近付いてる状態では、比較信号VCはLレベル、反転信号VDはHレベルを保持する。
【0074】
過渡応答電圧VAが電源VP(例えば、5V)に限りなく近い値の状態で、出力信号VDOがLレベルの単一パルスから復旧(一定パルス幅:時間T01経過後)してHレベルになると論理積信号VEがHレベルとなり、抵抗器RBを介してNPNトランジスタをオン駆動する。
【0075】
NPNトランジスタがオン駆動されると、過渡応答電圧VA(ほぼ5V)は指数関数的に下降して基準電圧値VTLに到達すると、比較信号VCはHレベル、反転信号VDはLレベルとなる。
一方、反転信号VCの立下りをトリガにして単一パルス発生手段17がLレベルの単一パルス(一定パルス幅:時間T01)の出力信号VDOを発生するため、反転信号VDと出力信号VDOの論理積である論理積信号VEはLレベルとなってNPNトランジスタをオフ駆動する。
過渡応答電圧VAがほぼ5Vから基準電圧値VTLに到達する時間をTL1とすると、この時間TL1はコア3の変位に伴う検出コイル2のインダクタンスの変化(例えば、L→L1)に対応した値となる。
【0076】
この状態以降については、上述した動作を繰り返し、出力信号VDOは時間T01がLレベルのパルス幅、時間TL1がHレベルのパルス幅の周期TOS1(=T01+TL1)のパルス発振としてコア3の変位を検出することができる。
【0077】
コア3の変位に対応する時間は、コア3の変位に対応して変化した検出コイル2のインダクタンスL1に対するパルス発振の周期TOS1(=T01+TL1)と、コア3が検出コイル2の中立位置にある状態の検出コイル2のインダクタンスをLに対するパルス発振の周期(例えば、TOSL=T01+TL)との偏差(=TOS−TOSL)を演算することにより、コア3の変位に対応した時間(=TOS1−TOSL=TL1−TL)を検出することができる。
【0078】
また、コア3の変位に対応する時間は、周期TOS1(=T01+TL1)および周期TOSL(=T01+TL)をそれぞれN倍した値の偏差(=N*TOS1−N*TOSL)から検出してもよい。
【0079】
なお、時間TLおよび時間TL1は、過渡応答電圧VAが電源VP(5V)から基準電圧値VTLに到達するまでの時間であり、それぞれ数1に示す時間tDOおよび時間tD1に相当する。
【0080】
このように、この発明に係るパルス発生手段は、検出コイルを接地または開放してインダクタンスの変化に対応した過渡応答電圧が2つの基準電圧値の低電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【0081】
図2または図4の変位検出器11,21は、基準抵抗器RFを電源VPに接続し、検出コイル2(インダクタンスL)を接地(GND)または開放とした構成のものであるが、次に基準抵抗器RFを接地(GND)し、検出コイル2を電源VPに接続または電源VPから開放する変位検出器について説明する。
【0082】
図6はこの発明に係る変位検出器の別実施の形態要部ブロック構成図である。
図6において、変位検出器25は、変位可能なコア3(図1参照)と、コア3の近傍に配置され、コア3の変位に対応してインダクタンスLが変化する検出コイル2と、検出コイル2に直列に接続される基準抵抗器RFと、ダイオードDと、インダクタンスLの変化に伴い発生する過渡応答電圧VAが基準電圧値VBに達するまでの時間をパルス幅としたパルスを発生するパルス発生手段26を備える。
【0083】
基準抵抗RFは、一端を接地(GND)するとともに、他端を検出コイル2(インダクタンスL)に直列接続する。
検出コイル2は、他端をパルス発生手段26を介して電源VP(5V)に接続するか電源VP(5V)から開放するように構成する。
ダイオードDは、検出コイル2の他端と接地(GND)間に接続し、後述するパルス発生手段26のスイッチング素子19がオフ動作した時に検出コイル2のインダクタンスLに発生する負のサージ電圧を吸収して接地電位(0V)に抑制する。
なお、過渡応答電圧VAは図1の(c)図に示すVOK,VOLに相当する。
【0084】
パルス発生手段26は、過渡応答電圧VAと基準電圧値VBを比較する比較手段13、2つの基準電圧値VTH,VTLを交互に設定する基準電圧設定手段16、比較手段13からの比較信号VCを反転する反転手段14、反転手段14からの反転信号VDに基づいて検出コイル2を電源VP(5V)に接続または電源VP(5V)から開放するスイッチング素子19を備える。
なお、比較手段13、反転手段14および基準電圧設定手段16は、図2に示すものと同一構成、作用を有するので説明を省略する。
【0085】
スイッチング素子19は、PNPトランジスタで構成し、反転手段14から供給される反転信号VDに基づいてオン/オフ動作を行い、インダクタンスLの検出コイル2を電源VP(5V)に接続したり、電源VP(5V)から開放したりする。
なお、スイッチング素子19は、PチャネルMOSFET(電界効果トランジスタ)で構成してもよい。
【0086】
パルス発生手段26の過渡応答電圧VA、比較信号VCおよび反転信号(パルス発振出力)VDは、図3に示す波形と同じなので説明を省略する。
【0087】
図3に示すように、パルス発生手段26は、コア3の変位に対応して変化した検出コイル2のインダクタンスL1に対するパルス発振の周期TOS1と、コア3が検出コイル2の中立位置にある状態の検出コイル2のインダクタンスをLに対するパルス発振の周期TOSLの偏差(=TOS1−TOSL)を演算することにより、コア3の変位に対応した時間(=TOS1−TOSL)を検出することができる。
【0088】
なお、予めコア3が検出コイル2の中立位置にある状態のパルス発振の周期TOSLを記憶しておき、コア3に変位がある時のパルス発振の周期TOS1を検出し、周期TOS1と周期TOSLの偏差を演算してコア3の変位に対応した時間(=TOS1−TOSL)を検出してもよい。
【0089】
このように、この発明に係るパルス発生手段は、検出コイルを電源に接続または電源から開放してインダクタンスの変化に対応した過渡応答電圧が2つの基準電圧値に達するそれぞれの時間をパルス幅とした周期のパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【0090】
図7はこの発明に係る変位検出器の別実施の形態要部ブロック構成図である。
図7において、変位検出器27は、図6に示す変位検出器25と較べてパルス発生手段28のみが異なる。
【0091】
パルス発生手段28は、過渡応答電圧VAと基準電圧値VBを比較する比較手段13、2つの基準電圧値VTH,VTLを交互に設定する基準電圧設定手段16、比較手段13からの比較VCに基づいて一定パルス幅の単一パルスを発生する単一パルス発生手段17、比較信号VCおよび単一パルス発生手段17からの出力信号VDOの否定論理積を演算する否定論理積演算手段30、この否定論理積演算手段30からの否定論理積信号VEに基づいて検出コイル2を電源VP(5V)に接地または電源VP(5V)から開放するスイッチング素子19を備える。
【0092】
なお、比較手段13、基準電圧設定手段16およびスイッチング素子19は、図6に示すパルス発生手段26と同一の構成ならびに作用を有するので、説明を省略する。
【0093】
単一パルス発生手段17は、例えばワンショットマルチバイブレータで構成し、比較手段13から供給される比較信号VCの立下りをトリガとして一定パルス幅のLレベル単一パルスを発生し、この単一パルスを出力信号VDOとして否定論理積演算手段30に供給するとともに、インダクタンスLの変化に対応した過渡応答電圧VAが接地電圧(0V)から基準電圧値VTHに到達する時間と単一パルス幅をそれぞれのパルス幅としたパルス発振の出力となる。
【0094】
否定論理積演算手段30は、NAND回路で構成し、比較手段13から供給される比較信号VCと単一パルス発生手段17から供給される出力信号VDOの否定論理積を演算し、否定論理積信号VE(=VC*VDO)を抵抗器RBを介してスイッチング素子19を構成するPNPトランジスタのベースに供給する。
【0095】
否定論理積演算手段30から供給される否定論理積信号VEにより、PNPトランジスタはオン/オフ駆動され、検出コイル2を電源VP(5V)に接続または電源VP(5V)から開放する。
【0096】
次に、図7のパルス発生手段の動作を図8の波形図に基づいて説明する。
図8は図7に示すパルス発生手段の各部動作波形図である。
図8において、丸数字1は過渡応答電圧VAの波形、丸数字2は比較信号VCの波形、丸数字3は出力信号VDOの波形、丸数字4は否定論理積信号VEの波形を示す。
【0097】
初期状態で比較信号VCおよび出力信号VDOがHレベルの場合、否定論理積信号VEがLレベルとなってスイッチング素子19を構成するPNPトランジスタはオン状態で、基準電圧値VBは基準電圧値VTHに設定されており、過渡応答電圧VAはLレベルから時間経過とともに指数関数的に上昇する。
【0098】
過渡応答電圧VAが上昇して基準電圧値VTHに到達すると、比較信号VCはLレベルとなるが、比較信号VCの立下り(丸数字2の下向き矢印表示)をトリガにして単一パルス発生手段17が一定パルス幅(時間T02)のLレベル単一パルスの出力信号VDOを発生するため、出力信号VDOはLレベル、否定論理積信号VEはLレベルの比較信号VCとLレベルの出力信号VDOの否定論理積であるHレベルとなり、このHレベルの否定論理積信号VEが抵抗器RBを介してPNPトランジスタをオフ状態に駆動する。
なお、比較信号VCがLレベルになると、基準電圧値VBは基準電圧値VTLに設定が変更される。
【0099】
PNPトランジスタがオフ状態になると、過渡応答電圧VAは基準電圧値VTHから時間経過とともに指数関数的に下降する。
この状態では、比較信号VCはLレベル、出力信号VDOはLレベル、否定論理積信号VEはHレベルを保つ。
【0100】
過渡応答電圧VAが下降して設定変更された基準電圧値VTLに到達すると、比較信号VCはHレベルとなるが、出力信号VDOは一定パルス幅(時間T02)までLレベルを保持する。
なお、出力信号VDOの一定パルス幅(時間T02)は、単一パルス発生手段17の単一パルス幅を過渡応答電圧VAが0Vに限りなく近付く時間に設定する。
また、過渡応答電圧VAが基準電圧値VTLに到達した時点で、基準電圧値VBは基準電圧値VTHに設定される。
【0101】
一定パルス幅(時間T02)まで時間が経過すると、出力信号VDOはHレベルに復旧し、この時に比較信号VCはHレベルであるから、否定論理積信号VEはLレベルとなり、抵抗器RBを介してPNPトランジスタをオン状態に駆動する。
【0102】
PNPトランジスタがオン状態になると、過渡応答電圧VAは、ほぼ0Vから指数関数的に上昇して基準電圧値VTHに到達すると、比較信号VCはLレベル、出力信号VDOは再び比較信号VCの立下りをトリガとしたLレベルの単一パルスを発生してLレベル、否定論理積信号VEはHレベルとなってPNPトランジスタはオフ状態に駆動される。
過渡応答電圧VAがほぼ0Vから基準電圧値VTHに到達する時間をTL2とすると、この時間TL2はコア3の変位に伴う検出コイル2のインダクタンスの変化(例えば、L→L1)に対応した値となる。
なお、過渡応答電圧VAが基準電圧値VTHに到達した時点で、基準電圧値VBは基準電圧値VTLに設定変更される。
【0103】
この状態以降については、上述した動作を繰り返し、出力信号VDOは時間T02がLレベルのパルス幅、時間TL2がHレベルのパルス幅の周期TOS2(=T02+TL2)のパルス発振としてコア3の変位を検出することができる。
【0104】
コア3の変位に対応する時間は、コア3の変位に対応して変化した検出コイル2のインダクタンスL1に対するパルス発振の周期TOS2(=T02+TL2)と、コア3が検出コイル2の中立位置にある状態の検出コイル2のインダクタンスをLに対するパルス発振の周期(例えば、TOSL=T02+TL)との偏差(=TOS2−TOSL)を演算することにより、コア3の変位に対応した時間(=TOS2−TOSL=TL2−TL)を検出することができる。
【0105】
また、コア3の変位に対応する時間は、周期TOS2(=T02+TL2)および周期TOSL(=T02+TL)をそれぞれN倍した値の偏差(=N*TOS2−N*TOSL)から検出してもよい。
【0106】
なお、時間TLおよび時間TL2は、過渡応答電圧VAが0Vから基準電圧値VTHに到達するまでの時間であり、それぞれ数2に示す時間tUOおよび時間tU1に相当する。
【0107】
このように、この発明に係るパルス発生手段は、検出コイルを電源に接続または電源から開放してインダクタンスの変化に対応した過渡応答電圧が2つの基準電圧値の高電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【0108】
図9はこの発明に係る変位検出器の別実施の形態要部ブロック構成図である。
図9において、変位検出器31は、図4に示す変位検出器21を2個並列に接続したものである。
ただし、コアは、中立位置から両方向に変位可能とし、2個の検出コイルは、コアの中立位置からコアの変位方向に対象に配置し、コアの変位に対応してインダクタンスが差動で変化させる構成とする。
【0109】
図9において、コアの変位に伴い一方の検出コイルのインダクタンスがL1、もう一方の検出コイルのインダクタンスがL2(L1>L2)に変化した時、2つのパルス発生手段22の出力信号VDOは、図5の丸数字4に示すようなインダクタンスL1に対応した過渡応答電圧VS1が電源VP(5V)から基準電圧値VTLに到達する時間TL1と単一パルスのパルス幅(時間T01)としたパルス発振の周期TS1(=TL1+T01)と、インダクタンスL2に対応した過渡応答電圧VS2が電源VP(5V)から基準電圧値VTLに到達する時間TLXと単一パルスのパルス幅(時間T01)としたパルス発振の周期(パルス幅)TS2(=TLX+T01)として検出することができる。
【0110】
インダクタンスL1は検出コイルが中立位置にある時のインダクタンスLを超えた(L1>L)値となり、インダクタンスL1と差動で変化するインダクタンスL2は検出コイルが中立位置にある時のインダクタンスLを下回る(L2<L)値であるため、インダクタンスL1に対応したパルス発振の周期TS1(=TL1+T01)とインダクタンスL2に対応したパルス発振の周期TS2(=TLX+T01)の偏差(=TS1−TS2=TL1−TLX)を取ることにより、コアの変位をインダクタンスの差動の変化に対応した時間変化として検出することができる。
【0111】
コアの変位を2個の検出コイルの差動で変化するインダクタンス(L1、L2)に対応したパルス発振の周期で検出するので、図4に示す変位検出器21の2倍の感度で検出することができる。
【0112】
並列接続された2個の変位検出器21の基準電圧設定手段16の基準電圧値VB(基準電圧値VTH,VTL)をそれぞれ異なる値に設定すると、2個の変位検出器21相互間で短絡が発生した場合には、出力信号VDO(=TS1−TS2)が大きく変化し、出力信号VDOに対応したステアリング系の操舵補助力も大きく変化することにより、変位検出器21相互間の短絡を検出することができる。
【0113】
なお、変位検出器31として図4に示す変位検出器21を2個並列接続した例を説明したが、図2に示す変位検出器11、図6に示す変位検出器25、または図7に示す変位検出器27をそれぞれ2個並列接続して構成してもよい。
【0114】
このように、この発明に係る変位検出器は、コアの変位に対応してインダクタンスが差動で変化する2個の検出コイルの過渡応答電圧が基準電圧値に達するまでの時間をパルス幅とした2つのパルスを発生するので、それぞれのパルス幅の偏差に基づいてコアの変位を差動で検出することができ、変位を高感度で検出することができる。
【0115】
図10はこの発明に係る変位検出器で検出した時間データを変位データとして処理する処理手段の要部ブロック構成図である。
図10において、処理手段35は、例えば変位検出器21が搭載される装置の制御部に設けられ、マイクロプロセッサを基本にしたソフト制御機能、アナログ回路等で構成し、計数手段36、計時手段37、基準時間設定手段38、偏差演算手段39、変換手段40を備える。
【0116】
計数手段36は、カウンタで構成し、変位検出器21から供給される出力信号VDO(図5に示すパルス発振の周期TOS1に等しいTOS)をN回(例えば、100回)計数し、計数信号NO(=100*TOS)を計時手段37に供給する。
【0117】
計時手段37は、マイクロプロセッサの基準クロックCLをクロックとしたタイマで構成し、計数手段36から供給される計数信号NO(=100*TOS)を基準クロックCLで計時し、タイマ信号TOを偏差演算手段39に供給する。
【0118】
基準時間設定手段38は、ROM等のメモリで構成し、予めコア3が検出コイル2の中立位置にある状態の検出コイル2のインダクタンスをLに対するパルス発振の周期TOSLをN(例えば、100)倍した基準時間信号TK(=100*TOSL)を記憶しておき、基準時間信号TKを偏差演算手段39に供給する。
【0119】
偏差演算手段39は、減算機能を備え、計時手段37から供給される計数信号NO(=100*TOS)と基準時間設定手段38から供給される基準時間信号TK(=100*TOSL)との偏差{=100*(TOS−TOSL)}を演算し、時間検出信号TDとして変換手段40に提供する。
【0120】
変換手段40は、例えば単一電源駆動の演算増幅器で構成し、偏差演算手段39から提供される時間検出信号TDを変位の検出値HXとして出力する。
【0121】
図11は変換手段の一実施の形態回路図である。
図11において、変換手段40は、仮想接地点を2.5Vとした単一電源VP(5V)駆動の演算増幅器で構成し、時間検出信号TDを一定増幅度で増幅し、検出値HXを出力する。
【0122】
検出値HXは、図12の変位X−検出値HX特性図に示すように、コア3の変位が0の時には2.5V、時間検出信号TDがプラス(+)となるコア3の変位では2.5Vと5Vの範囲(2.5V<HX<5V)、時間検出信号TDがマイナス(−)となるコア3の変位では0Vと2.5Vの範囲(0<HX<2.5V)で検出することにより、コア3の変位方向と変位量を検出することができる。
【0123】
なお、変換手段40は、予め図12の変位X−検出値HX特性を記憶したROM等のメモリで構成してもよい。
また、処理手段35は変位検出器に内蔵させることもできる。
【0124】
また、図10において、変位検出器21に代えて変位検出器11、変位検出器25または変位検出器27を用いてもよい。
なお、変位検出器31を用いる場合には、基準時間設定手段38および偏差手段39を削除し、計数手段36に図9に示す周期TS1(=TL1+T01)と周期TS2(=TLX+T01)の偏差(=TS1−TS2=TL1−TLX)を供給することで、図12に示す検出値HXを出力することができる。
【0125】
コア3の変位を加えられるトルクに対応するように変位検出器を構成することにより、変位検出器をトルク検出器として適用することができ、図12に示すトルクTに対する検出値HXとして出力することができる。
【0126】
【発明の効果】
以上説明したようにこの発明に係る変位検出器は、コアの変位に対応して変化する検出コイルのインダクタンスによるパルス応答の過渡応答電圧が基準電圧値に達するまでの時間に基づいてコアの変位を検出するので、検出コイルのインダクタンスの変化に比例したリニアな特性でコアの変位を検出することができる。
【0127】
また、この発明に係る変位検出器は、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と備え、コアの変位をパルスのパルス幅とするディジタル量で検出することができ、外乱ノイズの影響を抑制することができる。
【0128】
さらに、この発明に係る変位検出器は、コアの変位をパルス発振のパルス幅として直接検出するので、パルス電源の生成や過渡応答電圧が基準電圧値に到達するタイミングの検知ならびに処理等を不要にしてマイクロプロセッサの負荷を軽減することができる。
【0129】
また、この発明に係る変位検出器は、2個の検出コイルのインダクタンスの変化に対応するパルス幅を差動で検出するので、変位を高感度で検出することができる。
【0130】
さらに、並列接続された2個の変位検出器の基準電圧値をそれぞれ異なる値に設定することで、変位検出器の短絡を出力信号に対応した操舵補助力から検出することができる。
【0131】
また、この発明に係る変位検出器は、トルク検出器としても適用することができる。
【0132】
よって、変位検出値がリニアで、外乱ノイズに強く、高感度な変位検出器を提供することができる。
【図面の簡単な説明】
【図1】この発明に係る変位検出器の基本構成説明図
【図2】この発明に係る変位検出器の一実施の形態要部ブロック構成図
【図3】図2に示すパルス発生手段の各部動作波形図
【図4】この発明に係る変位検出器の別実施の形態要部ブロック構成図
【図5】図4に示すパルス発生手段の各部動作波形図
【図6】この発明に係る変位検出器の別実施の形態要部ブロック構成図
【図7】この発明に係る変位検出器の別実施の形態要部ブロック構成図
【図8】図7に示すパルス発生手段の各部動作波形図
【図9】この発明に係る変位検出器のの別実施の形態要部ブロック構成図
【図10】この発明に係る変位検出器で検出した時間データを変位データとして処理する処理手段の要部ブロック構成図
【図11】変換手段の一実施の形態回路図
【図12】変位X−検出値HX特性図
【符号の説明】
1,11,21,25,27,31…変位検出器、2…検出コイル、3…コア、5…パルス電源、12,22,26,28…パルス発生手段、13…比較手段、14…反転手段、15,19…スイッチング素子、16…基準電圧設定手段、17…単一パルス発生手段、18…論理積演算手段、30…否定論理積演算手段、RF…基準抵抗器、D…ダイオード。
Claims (8)
- 変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検出コイルに直列に接続される基準抵抗器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と、を備え、前記パルス発生手段が発生するパルス幅に基づいて前記コアの変位を検出し、
前記パルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、2つの基準電圧値を交互に設定する基準電圧設定手段と、前記比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号に基づいて前記検出コイルを接地または開放するスイッチング素子と、を備え、過渡応答電圧が2つの基準電圧値に達する時間を周期としたパルスを発生することを特徴とする変位検出器。 - 変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検出コイルに直列に接続される基準抵抗器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と、を備え、前記パルス発生手段が発生するパルス幅に基づいて前記コアの変位を検出し、
前記パルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、2つの基準電圧値を交互に設定する基準電圧設定手段と、前記比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号をトリガとして単一パルスを発生する単一パルス発生手段と、この単一パルス発生手段からの単一パルスと反転信号の論理積を演算する論理積演算手段と、この論理積演算手段からの論理積信号に基づいて前記検出コイルを接地または開放するスイッチング素子と、を備え、過渡応答電圧が2つの基準電圧値の低電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生することを特徴とする変位検出器。 - 変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検出コイルに直列に接続される基準抵抗器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と、を備え、前記パルス発生手段が発生するパルス幅に基づいて前記コアの変位を検出し、
前記パルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、2つの基準電圧値を交互に設定する基準電圧設定手段と、前記比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号に基づいて前記検出コイルを電源に接続または電源から開放するスイッチング素子と、を備え、過渡応答電圧が2つの基準電圧値に達する時間を周期としたパルスを発生することを特徴とする変位検出器。 - 変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検出コイルに直列に接続される基準抵抗器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と、を備え、前記パルス発生手段が発生するパルス幅に基づいて前記コアの変位を検出し、
前記パルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、2つの基準電圧値を交互に設定する基準電圧設定手段と、比較手段からの比較信号をトリガとして単一パルスを発生する単一パルス発生手段と、この単一パルス発生手段からの単一パルスと比較信号の否定論理積を演算する否定論理積演算手段と、この否定論理積演算手段からの否定論理積信号に基づいて前記検出コイルを電源に接続または電源から開放するスイッチング素子と、を備え、過渡応答電圧が2つの基準電圧値の高電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生することを特徴とする変位検出器。 - 変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検出コイルに直列に接続される基準抵抗 器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と、を備え、前記パルス発生手段が発生するパルス幅に基づいて前記コアの変位を検出し、
中立位置から両方向に変位可能なコアと、中立位置から前記コアの変位方向に対称に配置され、コアの変位に対応してインダクタンスが差動で変化する2個の検出コイルと、この2個の検出コイルのそれぞれに直列に接続される2個の基準抵抗器と、差動で変化するインダクタンスに伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生する2個のパルス発生手段と、を備え、前記2個のパルス発生手段が発生するパルス幅の偏差に基づいて前記コアの変位を検出することを特徴とする変位検出器。 - 中立位置から両方向に変位可能なコアと、中立位置から前記コアの変位方向に対称に配置され、コアの変位に対応してインダクタンスが差動で変化する2個の検出コイルと、この2個の検出コイルのそれぞれに直列に接続される2個の基準抵抗器と、差動で変化するインダクタンスに伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生する2個のパルス発生手段と、を備え、前記2個のパルス発生手段が発生するパルス幅の偏差に基づいて前記コアの変位を検出することを特徴とする請求項1〜4のいずれか1項に記載の変位検出器。
- 前記2個のパルス発生手段は、基準電圧値をそれぞれ異なる値に設定することを特徴とする請求項5または6記載の変位検出器。
- 加えられるトルクに応じて前記コアを変位可能とし、トルクセンサに適用することを特徴とする請求項1〜7のいずれか1項に記載の変位センサ。
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