JPS6351247B2 - - Google Patents
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- JPS6351247B2 JPS6351247B2 JP7060980A JP7060980A JPS6351247B2 JP S6351247 B2 JPS6351247 B2 JP S6351247B2 JP 7060980 A JP7060980 A JP 7060980A JP 7060980 A JP7060980 A JP 7060980A JP S6351247 B2 JPS6351247 B2 JP S6351247B2
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- inverter
- switch
- capacitance
- ffc
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- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 3
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- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
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- 238000012935 Averaging Methods 0.000 description 1
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Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】
本発明は、容量形センサを用いて、各種プロセ
ス量に応じた物理的変位を電気信号へ変換する容
量変位変換装置に関するものである。
ス量に応じた物理的変位を電気信号へ変換する容
量変位変換装置に関するものである。
かゝる容量形センサは、差動容量形センサ等と
して広汎に用いられているが、センサ自身に起電
力を有しないため、何等かの手段により電気信号
を印加し、センサの状態変化を電気的に取り出す
ことが必要となつており、本出願人の別途出願に
よる「容量形センサの駆動方式」（特願昭55−
38702号）が提案されている。
して広汎に用いられているが、センサ自身に起電
力を有しないため、何等かの手段により電気信号
を印加し、センサの状態変化を電気的に取り出す
ことが必要となつており、本出願人の別途出願に
よる「容量形センサの駆動方式」（特願昭55−
38702号）が提案されている。
第１図は、「容量形センサの駆動方式」に開示
されている回路図であり、固定電極SP1，SP2と
可動電極MPとにより、第１および第２静電容量
C1，C2を形成する差動容量形センサは、検出す
べき物理的変位に応じて可動電極MPが、固定電
極SP1，SP2間を移動するため、物理的変位にし
たがつて第１および第２静電容量C1，C2が差動
的に変化するものとなつており、固定電極SP1，
SP2がゲート回路等のスイツチS1，S2を介しイン
バータIN1の入力へ接続され、インバータIN1の
入出力間には抵抗器R1が挿入されていると共に、
インバータIN1の出力はカウンタとして用いられ
るフリツプフロツプ回路（以下、FFC）FFのク
ロツク入力CLへ与えられている。
されている回路図であり、固定電極SP1，SP2と
可動電極MPとにより、第１および第２静電容量
C1，C2を形成する差動容量形センサは、検出す
べき物理的変位に応じて可動電極MPが、固定電
極SP1，SP2間を移動するため、物理的変位にし
たがつて第１および第２静電容量C1，C2が差動
的に変化するものとなつており、固定電極SP1，
SP2がゲート回路等のスイツチS1，S2を介しイン
バータIN1の入力へ接続され、インバータIN1の
入出力間には抵抗器R1が挿入されていると共に、
インバータIN1の出力はカウンタとして用いられ
るフリツプフロツプ回路（以下、FFC）FFのク
ロツク入力CLへ与えられている。
また、スイツチS1，S2は、カウント出力に相当
するFFC，FFの出力Ｑおよびにより制御され、
交互にオン、オフを行なうものとなつており、出
力Ｑの“Ｈ”（高レベル）によりスイツチS1がオ
ン、出力の“Ｈ”によりスイツチS2がオンとな
る。
するFFC，FFの出力Ｑおよびにより制御され、
交互にオン、オフを行なうものとなつており、出
力Ｑの“Ｈ”（高レベル）によりスイツチS1がオ
ン、出力の“Ｈ”によりスイツチS2がオンとな
る。
なお、FFC，FFは、クロツク入力CLが“Ｌ”
（低レベル）から“Ｈ”へ転ずるときに反転を行
なうものとなつている一方、インバータIN1に
は、出力の反転する入力側スレシホールドレベル
が、立上り時に高く、立下り時に低いヒステリヒ
ス特性を有するものが用いられている。
（低レベル）から“Ｈ”へ転ずるときに反転を行
なうものとなつている一方、インバータIN1に
は、出力の反転する入力側スレシホールドレベル
が、立上り時に高く、立下り時に低いヒステリヒ
ス特性を有するものが用いられている。
このため、各部の波形を第２図のタイムチヤー
トに示すとおり、FFC，FFの出力Ｑが“Ｈ”の
とき、インバータIN1の出力ａも“Ｈ”であれ
ば、抵抗器R1およびスイツチS1を介して第１静
電容量C1に対する充電がなされ、その端子電圧
ｂが上昇し、インバータIN1の立上りレベルUL
に達すると、出力ａが“Ｌ”となり、今度は、ス
イツチS1、抵抗器R1およびインバータIN1の出力
インピーダンスを介して、第１静電容量C1の充
電々荷が放電し、端子電圧ｂがインバータIN1の
立下りレベルDLまで低下すれば、出力ａが“Ｈ”
へ転じ、これによつてFFC，FFの出力Ｑが“Ｌ”
になると同時に、出力が“Ｈ”へ反転する。
トに示すとおり、FFC，FFの出力Ｑが“Ｈ”の
とき、インバータIN1の出力ａも“Ｈ”であれ
ば、抵抗器R1およびスイツチS1を介して第１静
電容量C1に対する充電がなされ、その端子電圧
ｂが上昇し、インバータIN1の立上りレベルUL
に達すると、出力ａが“Ｌ”となり、今度は、ス
イツチS1、抵抗器R1およびインバータIN1の出力
インピーダンスを介して、第１静電容量C1の充
電々荷が放電し、端子電圧ｂがインバータIN1の
立下りレベルDLまで低下すれば、出力ａが“Ｈ”
へ転じ、これによつてFFC，FFの出力Ｑが“Ｌ”
になると同時に、出力が“Ｈ”へ反転する。
すると、スイツチS1がオフ、スイツチS2がオン
となり、前述と同様の充放電が第２静電容量C2
において行なわれ、出力ａが再度“Ｌ”から
“Ｈ”へ転ずると、FFC，FFが反転し、以上の動
作を反復する。
となり、前述と同様の充放電が第２静電容量C2
において行なわれ、出力ａが再度“Ｌ”から
“Ｈ”へ転ずると、FFC，FFが反転し、以上の動
作を反復する。
したがつて、FFC，FFにCMOS
（Complementary Metal Oxide
Semiconductor.）回路を用いれば、電源電圧＋
Ｅ、−Ｅとほゞ等しい波高値の“Ｈ”、“Ｌ”出力
が得られるため、第２図ｄに示すとおり、FFC，
FFの出力Ｑからは第１静電容量C1に応じた“Ｈ”
期間t1を有すると共に、第２静電容量C2に応じた
“Ｌ”期間t2を有する複流のパルス信号が得られ、
これを抵抗器R2とコンデンサC3とからなる積分
回路により平均化すれば、次式の演算に基づく出
力電圧Epが得られる。
（Complementary Metal Oxide
Semiconductor.）回路を用いれば、電源電圧＋
Ｅ、−Ｅとほゞ等しい波高値の“Ｈ”、“Ｌ”出力
が得られるため、第２図ｄに示すとおり、FFC，
FFの出力Ｑからは第１静電容量C1に応じた“Ｈ”
期間t1を有すると共に、第２静電容量C2に応じた
“Ｌ”期間t2を有する複流のパルス信号が得られ、
これを抵抗器R2とコンデンサC3とからなる積分
回路により平均化すれば、次式の演算に基づく出
力電圧Epが得られる。
すなわち、積分回路の平均化作用により、パル
ス信号ｄの正負波形面積が平均化されるため、 Ep＝t1／t1＋t2・（＋Ｅ）＋t2／t1＋t2・（−Ｅ） ＝t1−t2／t1＋t2・Ｅ ……(1) となり、期間t1，t2が第１および第２静電容量
C1，C2に対応するため、 Ep＝C1−C2／C1＋C2・Ｅ ……(2) と同等の結果が得られ、第１および第２静電容量
C1，C2の変化に応じた出力電圧Epが生ずると共
に、第１および第２静電容量C1，C2の同方向が
均等な変動は消去される。
ス信号ｄの正負波形面積が平均化されるため、 Ep＝t1／t1＋t2・（＋Ｅ）＋t2／t1＋t2・（−Ｅ） ＝t1−t2／t1＋t2・Ｅ ……(1) となり、期間t1，t2が第１および第２静電容量
C1，C2に対応するため、 Ep＝C1−C2／C1＋C2・Ｅ ……(2) と同等の結果が得られ、第１および第２静電容量
C1，C2の変化に応じた出力電圧Epが生ずると共
に、第１および第２静電容量C1，C2の同方向が
均等な変動は消去される。
こゝで、可変電極MPの変位をｍとし、C1−C2
を１、C1＋C2を２として相互の関係を示せば第
３図のものとなるが、実際には第１図に示すとお
り、固定電極SP1，SP2には収容ケース等との分
布容量Cs1，Cs2が存在しており、第３図の２にこ
れが加算され、同図３のとおりC1＋Cs1＋C2＋Cs2
の値として現われるため、これが計測上の誤差と
なる欠点を生ずる。
を１、C1＋C2を２として相互の関係を示せば第
３図のものとなるが、実際には第１図に示すとお
り、固定電極SP1，SP2には収容ケース等との分
布容量Cs1，Cs2が存在しており、第３図の２にこ
れが加算され、同図３のとおりC1＋Cs1＋C2＋Cs2
の値として現われるため、これが計測上の誤差と
なる欠点を生ずる。
本発明は、かゝる欠点を根本的に解消する目的
を有し、簡単な構成により分布容量の影響を完全
に排除することのできる極めて効果的な、容量形
変位変換装置を提供するものである。
を有し、簡単な構成により分布容量の影響を完全
に排除することのできる極めて効果的な、容量形
変位変換装置を提供するものである。
以下、実施例を示す図によつて本発明の詳細を
説明するが、まず、原理から説明する。
説明するが、まず、原理から説明する。
第４図は、分布容量Cs1，Cs2が等しいものと
し、これによる充放電期間の延長分t0を、第２図
ｄのパルス信号から除去した場合の波形図であ
り、(1)式のt1，t2から各々t0を差引くことにより
分布容量Cs1，Cs2の影響が排除される。
し、これによる充放電期間の延長分t0を、第２図
ｄのパルス信号から除去した場合の波形図であ
り、(1)式のt1，t2から各々t0を差引くことにより
分布容量Cs1，Cs2の影響が排除される。
第５図は、以上の原理に基づく本発明の実施例
を示す回路図であり、FFC，FFの出力Ｑと抵抗
器R2との間へスイツチS3を挿入し、これによつ
てFFC，FFの出力Ｑから得られるパルス信号を
更にオン・オフするものになつていると共に、イ
ンバータIN1の出力により駆動され、抵抗器R3と
コンデンサC4との値によつて定められる一定パ
ルス幅のパルスを発生するパルス発生器PGの出
力により、スイツチS3が制御されるものとなつ
ている。
を示す回路図であり、FFC，FFの出力Ｑと抵抗
器R2との間へスイツチS3を挿入し、これによつ
てFFC，FFの出力Ｑから得られるパルス信号を
更にオン・オフするものになつていると共に、イ
ンバータIN1の出力により駆動され、抵抗器R3と
コンデンサC4との値によつて定められる一定パ
ルス幅のパルスを発生するパルス発生器PGの出
力により、スイツチS3が制御されるものとなつ
ている。
このため、各部の波形をタイムチヤートとして
第６図に示すとおり、インバータIN1の出力ａに
おける立下りによりパルス発生器PGが駆動され、
パルス幅t0のパルスｃを発生し、FFC，FFから
のパルス信号ｂを期間t0のみオフとすることによ
り、パルス幅t0を分布容量Cs1，Cs2に応じたもの
としておけば、第４図と同様に、パルス信号ｂの
期間t1，t2における分布容量Cs1，Cs2の影響が除
去される。
第６図に示すとおり、インバータIN1の出力ａに
おける立下りによりパルス発生器PGが駆動され、
パルス幅t0のパルスｃを発生し、FFC，FFから
のパルス信号ｂを期間t0のみオフとすることによ
り、パルス幅t0を分布容量Cs1，Cs2に応じたもの
としておけば、第４図と同様に、パルス信号ｂの
期間t1，t2における分布容量Cs1，Cs2の影響が除
去される。
たゞし、パルス信号ｂの“Ｈ”から“Ｌ”への
反転または“Ｌ”から“Ｈ”への反転直後にスイ
ツチS3をオフとすれば、FFC，FFとパルス発生
器PGとの動作応答時間差により、パルス信号ｂ
の反転直後にスイツチS2のオフによる波形の乱れ
が生ずるため、FFC，FFがクロツク入力CLの立
上りにより反転するものであれば、パルス発生器
PGはクロツク入力CLの立下りにより応動するも
のとし、相互の応動関係を反対とすることが望ま
しい。
反転または“Ｌ”から“Ｈ”への反転直後にスイ
ツチS3をオフとすれば、FFC，FFとパルス発生
器PGとの動作応答時間差により、パルス信号ｂ
の反転直後にスイツチS2のオフによる波形の乱れ
が生ずるため、FFC，FFがクロツク入力CLの立
上りにより反転するものであれば、パルス発生器
PGはクロツク入力CLの立下りにより応動するも
のとし、相互の応動関係を反対とすることが望ま
しい。
なお、分布容量Cs1とCs2が共にCsに等しいもの
とし、Ａを電源電圧とインバータIN1のスレシホ
ールド電圧により決まる定数とすると、例えば期
間t1では静電容量C1に並列に分布容量Csが接続さ
れた形となり、これとインバータIN1、抵抗R1で
非安定マルチバイブレータが構成される。従つ
て、期間t1は t1＝AR1（C1＋Cs） となる。
とし、Ａを電源電圧とインバータIN1のスレシホ
ールド電圧により決まる定数とすると、例えば期
間t1では静電容量C1に並列に分布容量Csが接続さ
れた形となり、これとインバータIN1、抵抗R1で
非安定マルチバイブレータが構成される。従つ
て、期間t1は t1＝AR1（C1＋Cs） となる。
このうち、分布容量Csに対応する充放電時間の
延長分t0は、 t0＝AR1Cs となる。これは期間t2側について計算しても同じ
結果となる。
延長分t0は、 t0＝AR1Cs となる。これは期間t2側について計算しても同じ
結果となる。
従つて、充放電時間の延長分t0を除去するに
は、t0に対応するようにパルス発生器PGの時定
数R3C4を設定すればよい。
は、t0に対応するようにパルス発生器PGの時定
数R3C4を設定すればよい。
第７図は、同図における各部の波形をタイムチ
ヤートとして示す第８図のとおり、パルス信号ｂ
の各期間t1，t2において同数かつ複数回、第８図
の場合には各４回のオフ（合計4t0）を行い、第
４図の場合と同様に分布容量Cs1，Cs2による影響
を除去するものである。インバータIN1の出力を
インバータIN2により反転してカウンタCTを駆
動すると共に、カウンタCTのカウント出力ｎか
らパルス信号ｂを取り出したうえ、カウント出力
ｎに対する下位ビツトのカウント出力ｎ−３から
の信号によりパルス発生器PGを駆動し、カウン
ト出力ｎとｎ−３とのビツト数差に応じた回数の
オフ動作を行ない、各オフ期間t0の繰返しによる
和（4t0）によつて補正量を決定し、これにより
パルス発生器PGの時定数R3C4を設定する。この
結果、充放電時間の延長分を除去することができ
る。
ヤートとして示す第８図のとおり、パルス信号ｂ
の各期間t1，t2において同数かつ複数回、第８図
の場合には各４回のオフ（合計4t0）を行い、第
４図の場合と同様に分布容量Cs1，Cs2による影響
を除去するものである。インバータIN1の出力を
インバータIN2により反転してカウンタCTを駆
動すると共に、カウンタCTのカウント出力ｎか
らパルス信号ｂを取り出したうえ、カウント出力
ｎに対する下位ビツトのカウント出力ｎ−３から
の信号によりパルス発生器PGを駆動し、カウン
ト出力ｎとｎ−３とのビツト数差に応じた回数の
オフ動作を行ない、各オフ期間t0の繰返しによる
和（4t0）によつて補正量を決定し、これにより
パルス発生器PGの時定数R3C4を設定する。この
結果、充放電時間の延長分を除去することができ
る。
なお、スイツチS1は直接、スイツチS2はインバ
ータIN3を介して、カウント出力ｎにより制御さ
れている。
ータIN3を介して、カウント出力ｎにより制御さ
れている。
第９図は、パルス発生器PGとして単安定マル
チバイブレータを用いる場合の構成例を示すブロ
ツク図であり、同図Ａは、NANDゲートG1によ
るインバータと、コンデンサC4を介して縦続接
続されたANDゲートG2およびANDゲートG2の
入力へ電源電圧＋Ｅを印加する抵抗器R3とによ
り構成され、クロツク入力CLへ与えられる信号
の立上りによつて応動し、コンデンサC4と抵抗
器R3との値により定められるパルス幅の“Ｌ”
パルスを出力から発生する。
チバイブレータを用いる場合の構成例を示すブロ
ツク図であり、同図Ａは、NANDゲートG1によ
るインバータと、コンデンサC4を介して縦続接
続されたANDゲートG2およびANDゲートG2の
入力へ電源電圧＋Ｅを印加する抵抗器R3とによ
り構成され、クロツク入力CLへ与えられる信号
の立上りによつて応動し、コンデンサC4と抵抗
器R3との値により定められるパルス幅の“Ｌ”
パルスを出力から発生する。
同図Ｂは、ＡのNANDゲートG1に代えANDゲ
ートG3を用いたものであり、クロツク入力CLへ
与えられる信号の立下りに応動するほかはＡと同
様であり、条件に応じてＡまたはＢのいずれかを
用いればよい。
ートG3を用いたものであり、クロツク入力CLへ
与えられる信号の立下りに応動するほかはＡと同
様であり、条件に応じてＡまたはＢのいずれかを
用いればよい。
なお、スイツチS3としてはゲート回路、半導体
スイツチング素子等を用いればよく、パルス発生
器PGとして、別途に発生したクロツクパルスを
カウントするカウンタを用い、これの動作をイン
バータIN1の出力により制御しても同様であり、
第７図のカウント出力ｎ−３を用いる代りに、イ
ンバータIN1，IN2の出力をパルス発生器PGの駆
動に用いてもよい。
スイツチング素子等を用いればよく、パルス発生
器PGとして、別途に発生したクロツクパルスを
カウントするカウンタを用い、これの動作をイン
バータIN1の出力により制御しても同様であり、
第７図のカウント出力ｎ−３を用いる代りに、イ
ンバータIN1，IN2の出力をパルス発生器PGの駆
動に用いてもよい。
また、第１および第２静電容量C1，C2のいず
れか一方のみを可変とし、他方を固定の基準容量
としてもよく、FFC，FFまたはカウンタCTの出
力から得られるパルス信号を単極性としても同様
であり、種々の変形が自在である。
れか一方のみを可変とし、他方を固定の基準容量
としてもよく、FFC，FFまたはカウンタCTの出
力から得られるパルス信号を単極性としても同様
であり、種々の変形が自在である。
以上の説明により明らかなとおり本発明によれ
ば、簡単な構成により分布容量の影響が排除さ
れ、正確かつ確実な変換特性が得られるため、容
量形センサを用いる各種プロセス量の変換装置に
おいて多大の効果が得られる。
ば、簡単な構成により分布容量の影響が排除さ
れ、正確かつ確実な変換特性が得られるため、容
量形センサを用いる各種プロセス量の変換装置に
おいて多大の効果が得られる。
第１図は本発明の前提となる回路図、第２図は
第１図における各部の波形を示すタイムチヤー
ト、第３図は可動電極の変位に対する第１および
第２静電容量の差と和の変化を示す図、第４図は
本発明の原理を示す波形図、第５図は本発明の実
施例を示す回路図、第６図は第５図における各部
の波形を示すタイムチヤート、第７図は他の実施
例を示す回路図、第８図は第７図における各部の
波形を示すタイムチヤート、第９図はパルス発生
器の構成例を示すブロツク図である。 C1……第１静電容量、C2……第２静電容量、
R1……抵抗器、IN1……インバータ、FF……
FFC（フリツプフロツプ回路：カウンタ）、S1，
S2，S3……スイツチ、CT……カウンタ、PG……
パルス発生器。
第１図における各部の波形を示すタイムチヤー
ト、第３図は可動電極の変位に対する第１および
第２静電容量の差と和の変化を示す図、第４図は
本発明の原理を示す波形図、第５図は本発明の実
施例を示す回路図、第６図は第５図における各部
の波形を示すタイムチヤート、第７図は他の実施
例を示す回路図、第８図は第７図における各部の
波形を示すタイムチヤート、第９図はパルス発生
器の構成例を示すブロツク図である。 C1……第１静電容量、C2……第２静電容量、
R1……抵抗器、IN1……インバータ、FF……
FFC（フリツプフロツプ回路：カウンタ）、S1，
S2，S3……スイツチ、CT……カウンタ、PG……
パルス発生器。
Claims (1)
- １ 検出すべき物理的変位に応じて少なくとも一
方が変化する第１および第２静電容量と、該第１
および第２静電容量に対し抵抗器を介して充放電
を行なうインバータと、該インバータの出力変化
をカウントするカウンタと、該カウンタのカウン
ト出力により制御され前記第１および第２静電容
量を前記インバータの入力へ交互に接続するスイ
ツチとからなる変位変換装置において、前記カウ
ント出力をオン・オフするスイツチと、該スイツ
チを前記インバータの出力に基づき前記第１およ
び第２静電容量の分布容量に応じた期間オフとす
る制御を行なうパルス発生器とを設けたことを特
徴とする容量形変位変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7060980A JPS56166412A (en) | 1980-05-27 | 1980-05-27 | Capacity type displacement transducer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7060980A JPS56166412A (en) | 1980-05-27 | 1980-05-27 | Capacity type displacement transducer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56166412A JPS56166412A (en) | 1981-12-21 |
| JPS6351247B2 true JPS6351247B2 (ja) | 1988-10-13 |
Family
ID=13436494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7060980A Granted JPS56166412A (en) | 1980-05-27 | 1980-05-27 | Capacity type displacement transducer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56166412A (ja) |
-
1980
- 1980-05-27 JP JP7060980A patent/JPS56166412A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56166412A (en) | 1981-12-21 |
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