JPH04312929A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04312929A JPH04312929A JP5491591A JP5491591A JPH04312929A JP H04312929 A JPH04312929 A JP H04312929A JP 5491591 A JP5491591 A JP 5491591A JP 5491591 A JP5491591 A JP 5491591A JP H04312929 A JPH04312929 A JP H04312929A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に下ゲート型ＴＦＴの製造方法などの微細
な加工技術を必要とする半導体装置の製造方法に関する
ものである。
法に関し、特に下ゲート型ＴＦＴの製造方法などの微細
な加工技術を必要とする半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】図７は、低消費電力版ＳＲＡＭのメモリ
セルなどに用いられている従来の下ゲート型ＴＦＴ（薄
膜トランジスタ；Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）を示す断面図である。図において、１はシリコ
ン基板、２はゲート電極であるポリシリコン膜、３は薄
いゲート酸化膜、４はソース・ドレイン領域４ａを有す
る薄いポリシリコン膜である。
セルなどに用いられている従来の下ゲート型ＴＦＴ（薄
膜トランジスタ；Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）を示す断面図である。図において、１はシリコ
ン基板、２はゲート電極であるポリシリコン膜、３は薄
いゲート酸化膜、４はソース・ドレイン領域４ａを有す
る薄いポリシリコン膜である。
【０００３】次に下ゲート型ＴＦＴの製造方法について
説明する。図８から図１１は、従来の下ゲート型ＴＦＴ
の製造方法を工程順に示す部分断面図である。
説明する。図８から図１１は、従来の下ゲート型ＴＦＴ
の製造方法を工程順に示す部分断面図である。
【０００４】まずシリコン基板１上に、リンをドープし
たポリシリコン膜２ａをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によって推積す
る。更にこの上にフォトマスクを用いて光露光技術によ
りレジストパターン５を形成する（図８）。
たポリシリコン膜２ａをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によって推積す
る。更にこの上にフォトマスクを用いて光露光技術によ
りレジストパターン５を形成する（図８）。
【０００５】次にレジストパターン５をマスクにドライ
エッチングを行うことにより、リンをドープしたポリシ
リコン膜２ａのパターニングを行ってゲート電極２を形
成し、レジストパターン５を除去した後、ＣＶＤ法によ
り薄いゲート酸化膜３を全面に推積する（図９）。
エッチングを行うことにより、リンをドープしたポリシ
リコン膜２ａのパターニングを行ってゲート電極２を形
成し、レジストパターン５を除去した後、ＣＶＤ法によ
り薄いゲート酸化膜３を全面に推積する（図９）。
【０００６】そして薄いゲート酸化膜３の全面上に、再
びＣＶＤ法によって薄いポリシリコン膜４を推積した後
、ゲート電極形成用フォトマスク（レジストパターン５
を作製する際に用いたマスク）を再度用いて光露光技術
によりレジストパターン６を形成する（図１０）。
びＣＶＤ法によって薄いポリシリコン膜４を推積した後
、ゲート電極形成用フォトマスク（レジストパターン５
を作製する際に用いたマスク）を再度用いて光露光技術
によりレジストパターン６を形成する（図１０）。
【０００７】さらにレジストパターン６をマスクとして
、薄いポリシリコン膜４にＢＦ２ をイオン注入する。 その後、レジストパターン６を除去し、高温処理するこ
とにより薄いポリシリコン膜４中のＢＦ２ 注入領域が
活性化され、ソース・ドレイン領域４ａとなり、下ゲー
ト型ＴＦＴが完成する（図１１）。
、薄いポリシリコン膜４にＢＦ２ をイオン注入する。 その後、レジストパターン６を除去し、高温処理するこ
とにより薄いポリシリコン膜４中のＢＦ２ 注入領域が
活性化され、ソース・ドレイン領域４ａとなり、下ゲー
ト型ＴＦＴが完成する（図１１）。
【０００８】
【発明が解決しようとする課題】従来の下ゲート型ＴＦ
Ｔは以上のように製造されているので、ソース・ドレイ
ン領域４ａを形成する時には、ゲート電極形成用フォト
マスクを再度用いて形成されたレジストパターン６をマ
スクとしてイオン注入することが必要となる。そのため
、ソース・ドレイン領域４ａはゲート電極２に対しセル
フアラインでは形成されず、光露光技術におけるフォト
マスクのアライメントずれが生じ、従ってトランジスタ
特性がばらつくという問題点があった。またこのことは
ＴＦＴを微細化する上で大きな妨げでもある。
Ｔは以上のように製造されているので、ソース・ドレイ
ン領域４ａを形成する時には、ゲート電極形成用フォト
マスクを再度用いて形成されたレジストパターン６をマ
スクとしてイオン注入することが必要となる。そのため
、ソース・ドレイン領域４ａはゲート電極２に対しセル
フアラインでは形成されず、光露光技術におけるフォト
マスクのアライメントずれが生じ、従ってトランジスタ
特性がばらつくという問題点があった。またこのことは
ＴＦＴを微細化する上で大きな妨げでもある。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、第２の層についての処理が第
１の層に対してセルフアラインで行うことができるとと
もに、微細化が容易な半導体装置の製造方法を得ること
を目的とする。
るためになされたもので、第２の層についての処理が第
１の層に対してセルフアラインで行うことができるとと
もに、微細化が容易な半導体装置の製造方法を得ること
を目的とする。
【００１０】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板の一の主面上に、前記半導体基
板が透過させる電磁波を厚み方向に対して遮断する第１
の層を選択的に形成する工程と、前記第１の層を含む、
前記一の主面の全面上に前記電磁波を透過させる第２の
層を形成する工程と、前記第２の層の全面上に前記電磁
波に感光するレジスト膜を形成する工程と、前記電磁波
を前記半導体基板の他の主面の側から照射して前記レジ
スト膜を露光し、選択的に残置する工程と、残置した前
記レジスト膜をマスクとして前記第２の層に所定の処理
を行う工程と、を備える。
製造方法は、半導体基板の一の主面上に、前記半導体基
板が透過させる電磁波を厚み方向に対して遮断する第１
の層を選択的に形成する工程と、前記第１の層を含む、
前記一の主面の全面上に前記電磁波を透過させる第２の
層を形成する工程と、前記第２の層の全面上に前記電磁
波に感光するレジスト膜を形成する工程と、前記電磁波
を前記半導体基板の他の主面の側から照射して前記レジ
スト膜を露光し、選択的に残置する工程と、残置した前
記レジスト膜をマスクとして前記第２の層に所定の処理
を行う工程と、を備える。
【００１１】
【作用】この発明における第１の層は、半導体基板及び
第２の層が透過させる電磁波をその厚み方向に対して遮
断し、半導体基板を介して前記電磁波に感光するレジス
ト膜のマスクとなる。このレジスト膜は現像により前記
第１の層の形状を反映した形状に残置され、これが前記
第２の層に所定の処理を行う際のマスクとなる。
第２の層が透過させる電磁波をその厚み方向に対して遮
断し、半導体基板を介して前記電磁波に感光するレジス
ト膜のマスクとなる。このレジスト膜は現像により前記
第１の層の形状を反映した形状に残置され、これが前記
第２の層に所定の処理を行う際のマスクとなる。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１から図６は、この発明に従って製造される下
ゲート型ＴＦＴの製造方法を工程順に示す部分断面図で
ある。
する。図１から図６は、この発明に従って製造される下
ゲート型ＴＦＴの製造方法を工程順に示す部分断面図で
ある。
【００１３】まずシリコン基板１上に、リンをドープし
たポリシリコン膜２ａをＣＶＤ法により推積する（図１
）。
たポリシリコン膜２ａをＣＶＤ法により推積する（図１
）。
【００１４】次に全面にわたってスパッタ法によりモリ
ブデンシリサイド、モリブデン、クロム等の高融点金属
７ａを推積する。その後、フォトマスクを用いて光露光
技術によりレジストパターン５を形成する（図２）。
ブデンシリサイド、モリブデン、クロム等の高融点金属
７ａを推積する。その後、フォトマスクを用いて光露光
技術によりレジストパターン５を形成する（図２）。
【００１５】次にレジストパターン５をマスクにしてド
ライエッチングすることにより、リンをドープしたポリ
シリコン膜２ａおよび高融点金属７ａのパターニングを
行い、ゲート電極２及びこれと同形のマスク７を形成す
る。レジストパターン５を除去した後、ＣＶＤ法により
薄いゲート酸化膜３を全面に推積する（図３）。
ライエッチングすることにより、リンをドープしたポリ
シリコン膜２ａおよび高融点金属７ａのパターニングを
行い、ゲート電極２及びこれと同形のマスク７を形成す
る。レジストパターン５を除去した後、ＣＶＤ法により
薄いゲート酸化膜３を全面に推積する（図３）。
【００１６】そして、図４に示す様に、薄いゲート酸化
膜３の全面上に、ＣＶＤ法により薄いポリシリコン膜４
を推積した後、赤外線に感光するネガ型フォトレジスト
膜８を、塗布により全面に形成する。そしてシリコン基
板１の裏面から赤外線Ａを照射することにより、ネガ型
フォトレジスト膜８の露光を行う。この時シリコン基板
１及び薄いポリシリコン膜４は赤外線Ａを透過させるが
、ゲート電極２の上に推積された金属ゲート７は高融点
金属７ａから成るので赤外線の阻止材として働く。この
ため、金属ゲート７の上方に位置するネガ型フォトレジ
スト膜８には金属ゲート７の形状即ちゲート電極２の形
状を反映して赤外線Ａが当たらないことになる。
膜３の全面上に、ＣＶＤ法により薄いポリシリコン膜４
を推積した後、赤外線に感光するネガ型フォトレジスト
膜８を、塗布により全面に形成する。そしてシリコン基
板１の裏面から赤外線Ａを照射することにより、ネガ型
フォトレジスト膜８の露光を行う。この時シリコン基板
１及び薄いポリシリコン膜４は赤外線Ａを透過させるが
、ゲート電極２の上に推積された金属ゲート７は高融点
金属７ａから成るので赤外線の阻止材として働く。この
ため、金属ゲート７の上方に位置するネガ型フォトレジ
スト膜８には金属ゲート７の形状即ちゲート電極２の形
状を反映して赤外線Ａが当たらないことになる。
【００１７】次にネガ型フォトレジスト膜８を現像する
。この場合、赤外線露光されていない、金属ゲート７の
上方に位置するネガ型フォトレジスト膜８のみが残り、
他は現像液に溶けて除去される。この様にして、ネガ型
フォトレジスト膜８のパターニングがセルフアラインで
行われる（図５）。
。この場合、赤外線露光されていない、金属ゲート７の
上方に位置するネガ型フォトレジスト膜８のみが残り、
他は現像液に溶けて除去される。この様にして、ネガ型
フォトレジスト膜８のパターニングがセルフアラインで
行われる（図５）。
【００１８】その後パターニングされたネガ型フォトレ
ジスト膜８をマスクとして、薄いポリシリコン膜４にＢ
Ｆ２ をイオン注入する。その結果、ゲート電極２、金
属ゲート７の上方以外に位置する薄いポリシリコン膜４
のみにＢＦ２ がイオン注入されることになる。その後
、ネガ型フォトレジスト膜８を除去し、高温処理するこ
とにより、薄いポリシリコン膜４中のＢＦ２注入領域が
活性化され、ソース・ドレイン領域４ａとなり、下ゲー
ト型ＴＦＴが完成する（図６）。
ジスト膜８をマスクとして、薄いポリシリコン膜４にＢ
Ｆ２ をイオン注入する。その結果、ゲート電極２、金
属ゲート７の上方以外に位置する薄いポリシリコン膜４
のみにＢＦ２ がイオン注入されることになる。その後
、ネガ型フォトレジスト膜８を除去し、高温処理するこ
とにより、薄いポリシリコン膜４中のＢＦ２注入領域が
活性化され、ソース・ドレイン領域４ａとなり、下ゲー
ト型ＴＦＴが完成する（図６）。
【００１９】なお、上記実施例では、半導体基板として
シリコン基板１を用いているが、他の半導体基板例えば
ゲルマニウム基板を用いてもよい。またシリコン基板１
は赤外線Ａを透過させる下地層、例えば不純物層等から
なる半導体素子を有していても本実施例の効果を減じな
い。
シリコン基板１を用いているが、他の半導体基板例えば
ゲルマニウム基板を用いてもよい。またシリコン基板１
は赤外線Ａを透過させる下地層、例えば不純物層等から
なる半導体素子を有していても本実施例の効果を減じな
い。
【００２０】また、上記実施例では、ゲート電極２と金
属ゲート７との２層構造が形成されているが、金属ゲー
ト７のみで形成してもよい。さらに、半導体基板１が透
過させる電磁波（例えば赤外線）の阻止材として高融点
金属７ａを用いているが、少なくとも上記電磁波を反射
または吸収するものであれば他の物質を用いてもよい。
属ゲート７との２層構造が形成されているが、金属ゲー
ト７のみで形成してもよい。さらに、半導体基板１が透
過させる電磁波（例えば赤外線）の阻止材として高融点
金属７ａを用いているが、少なくとも上記電磁波を反射
または吸収するものであれば他の物質を用いてもよい。
【００２１】また、上記実施例では、半導体基板の裏面
に照射する電磁波として赤外線Ａを用いた場合について
説明したが、半導体基板を透過する電磁波であれば他の
波長を有する電磁波でもよい。
に照射する電磁波として赤外線Ａを用いた場合について
説明したが、半導体基板を透過する電磁波であれば他の
波長を有する電磁波でもよい。
【００２２】さらに、上記実施例では、下ゲート型ＴＦ
Ｔの場合について説明したが、より半導体基板側に近い
構成部に対して位置の整合をとって新たな構成部を形成
する微細加工を必要とする半導体装置であればよく、上
記実施例と同様の効果を奏する。
Ｔの場合について説明したが、より半導体基板側に近い
構成部に対して位置の整合をとって新たな構成部を形成
する微細加工を必要とする半導体装置であればよく、上
記実施例と同様の効果を奏する。
【００２３】
【発明の効果】以上の様に、この発明によれば第２の層
に対する処理は、選択的に形成された第１の層をマスク
としてセルフアラインで行うことができるので、第２の
層についての処理が第１の層に対してずれることなく行
われ、また、フォトマスクのアライメントずれも発生せ
ず、微細加工が容易な半導体装置の製造方法を得ること
ができる。
に対する処理は、選択的に形成された第１の層をマスク
としてセルフアラインで行うことができるので、第２の
層についての処理が第１の層に対してずれることなく行
われ、また、フォトマスクのアライメントずれも発生せ
ず、微細加工が容易な半導体装置の製造方法を得ること
ができる。
【図１】この発明の一実施例の下ゲート型ＴＦＴの製造
方法を工程順に示す部分断面図である。
方法を工程順に示す部分断面図である。
【図２】この発明の一実施例の下ゲート型ＴＦＴの製造
方法を工程順に示す部分断面図である。
方法を工程順に示す部分断面図である。
【図３】この発明の一実施例の下ゲート型ＴＦＴの製造
方法を工程順に示す部分断面図である。
方法を工程順に示す部分断面図である。
【図４】この発明の一実施例の下ゲート型ＴＦＴの製造
方法を工程順に示す部分断面図である。
方法を工程順に示す部分断面図である。
【図５】この発明の一実施例の下ゲート型ＴＦＴの製造
方法を工程順に示す部分断面図である。
方法を工程順に示す部分断面図である。
【図６】この発明の一実施例の下ゲート型ＴＦＴの製造
方法を工程順に示す部分断面図である。
方法を工程順に示す部分断面図である。
【図７】従来の下ゲート型ＴＦＴを示す断面図である。
【図８】従来の下ゲート型ＴＦＴの製造方法を工程順に
示す部分断面図である。
示す部分断面図である。
【図９】従来の下ゲート型ＴＦＴの製造方法を工程順に
示す部分断面図である。
示す部分断面図である。
【図１０】従来の下ゲート型ＴＦＴの製造方法を工程順
に示す部分断面図である。
に示す部分断面図である。
【図１１】従来の下ゲート型ＴＦＴの製造方法を工程順
に示す部分断面図である。
に示す部分断面図である。
１ シリコン基板
２ ゲート電極
３ 薄いゲート酸化膜
４ 薄いポリシリコン膜
７ 金属ゲート
８ 赤外線に感光するネガ型フォトレジスト膜Ａ
赤外線
赤外線
Claims (1)
- 【請求項１】 半導体基板の一の主面上に、前記半導
体基板が透過させる電磁波を厚み方向に対して遮断する
第１の層を選択的に形成する工程と、前記第１の層を含
む、前記一の主面の全面上に前記電磁波を透過させる第
２の層を形成する工程と、前記第２の層の全面上に前記
電磁波に感光するレジスト膜を形成する工程と、前記電
磁波を前記半導体基板の他の主面の側から照射して前記
レジスト膜を露光し、選択的に残置する工程と、残置し
た前記レジスト膜をマスクとして前記第２の層に所定の
処理を行う工程と、を備える半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5491591A JPH04312929A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5491591A JPH04312929A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312929A true JPH04312929A (ja) | 1992-11-04 |
Family
ID=12983905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5491591A Pending JPH04312929A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312929A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177253A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 電子デバイスの製造方法、レジストパターン形成システム、電子デバイス、及び薄膜トランジスタ |
-
1991
- 1991-03-19 JP JP5491591A patent/JPH04312929A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177253A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 電子デバイスの製造方法、レジストパターン形成システム、電子デバイス、及び薄膜トランジスタ |
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