JP2707433B2 - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に係り、特に高集積メモリ装置に適した薄膜トラン
ジスタの製造に関する。
【０００２】
【従来の技術】図１に従来の薄膜トランジスタの製造方
法を工程順序にしたがって示す。従来の薄膜トランジス
タの製造は先ず、図１（ａ）に示すように、基板１上に
ポリシリコンを蒸着しパターニングしてゲート電極２を
形成し、ゲート電極２が形成された基板の全面にゲート
酸化膜３を形成した後、その上にボディポリシリコン
（ｂｏｄｙ ｐｏｌｙｓｉｌｉｃｏｎ）４を蒸着しパタ
ーニングした後、チャネルイオン注入を行う。
【０００３】図１（ｂ）のように、前記半導体層４上に
ＬＤＤ領域の形成のためのホトレジストパターン５を形
成した後、不純物のイオン注入工程を行って前記半導体
層４の所定領域にＬＤＤ領域１０を形成する。
【０００４】次に、図１（ｃ）のように、前記ホトレジ
ストパターン５を除去してからソース及びドレーン領域
の形成のためのホトレジストパターン６を形成した後、
不純物のイオン注入を行って前記半導体層４の所定領域
にソース及びドレーン領域１１を形成し、前記ホトレジ
ストパターン６を除去することにより図１（ｄ）のよう
に薄膜トランジスタを完成する。
【０００５】このように製造される従来の薄膜トランジ
スタにおいては、充分な素子特性を得るためにチャネル
の長さをかなり長くしなければならず、ある程度の素子
占有面積が要求されるが、これによりＳＲＡＭ等に薄膜
トランジスタを用いる場合、集積度が高くなるほど薄膜
トランジスタの面積がＳＲＡＭのセルサイズを小さくす
るときの制限要素として作用することになる。さらに、
ＬＤＤ領域とソース及びドレーン領域の長さをホトエッ
チング工程により決定するために長さの変化が生じるこ
ともあって、素子の特性に悪影響を及ぼすことになる。
【０００６】一方、スペーサを用いた従来の薄膜トラン
ジスタの製造方法を図２を参照して説明する。まず、図
２（ａ）のように基板１上にゲート電極２を形成し、前
記ゲート電極の全面にわたってゲート酸化膜３を形成し
た後、その上にボディ層４を形成する。図２（ｂ）のよ
うに前記ボディ層上に厚い酸化膜５を形成し、それを所
定のパターンにパターニングして前記ゲート電極２の上
部に酸化膜マスク５を形成し、その後ＬＤＤ領域の形成
のための低濃度イオン注入を行う。
【０００７】次に、全面に酸化膜を蒸着し、それをエッ
チバックして図２（ｃ）のように前記ゲート電極及び酸
化膜マスク５の側面部位にスペーサ６を形成した後、ソ
ース及びドレーン領域の形成のための高濃度イオン注入
を行い、前記スペーサ並びにマスクを除去することによ
り、図２（ｄ）のような自己整合的なＬＤＤ構造を備え
た薄膜トランジスタを形成する。
【０００８】
【発明が解決しようとする課題】前記スペーサを用いた
自己整合的なＬＤＤ構造においては、ホトエッチング工
程が減る代わりにスペーサの形成工程などに必要な３回
のエッチング工程が追加されるので、工程の段階が増加
するという問題があり、さらに酸化膜スペーサの長さを
再現性を有するように調節するのが難しい。
【０００９】本発明はかかる問題を解決するためのもの
であり、高集積化に適した薄膜トランジスタの製造方法
を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明の薄膜トランジスタの製造方法は、基板上に形
成された絶縁膜の上部にゲート電極を形成する工程と、
前記ゲート電極の下部両側にアンダーカットができるよ
うに前記絶縁膜をエッチングする工程と、ゲート電極の
露出された全表面にゲート絶縁膜を形成する工程と、前
記ゲート電極及び絶縁膜上に半導体層を形成する工程
と、及び前記半導体層に傾斜させてイオン注入を高濃度
に行う工程とを含んでなる。
【００１１】
【実施の形態】以下、図面を参照して本発明を説明す
る。図３を参照して本発明の一実施の形態による薄膜ト
ランジスタの製造方法を説明すると、次の通りである。
まず、図３（ａ）に示すように、基板（図示せず）上に
絶縁膜として、例えば酸化膜１０を形成する。ここで、
基板はバルクＭＯＳＦＥＴが形成される基板となる。図
３（ｂ）のように、前記酸化膜１０上にゲート電極の形
成のための導電層として、例えば、ポリシリコン１１を
１０００Å程度堆積させた後、これをホトエッチング工
程によりパターニングして図３（ｃ）のようにゲート電
極１１を形成する。
【００１２】次に、図３（ｄ）に示すように、前記ゲー
ト電極１１をマスクとしてその下部の酸化膜１０をエッ
チングするが、まず、ドライエッチングを行ってからウ
ェットエッチングを行って、図示されているようにゲー
ト電極の両端の下部にアンダーカットができるように酸
化膜の表面部を除去する。そして、ゲート電極の露出さ
れた全表面にゲート酸化膜１２を厚さ４００Å程度に形
成する。
【００１３】次に、図３（ｅ）に示すように、半導体層
１３を厚さ約６００Å程度に基板の全面に形成し、図３
（ｆ）のようにチャネルイオン注入１４を行う。この
際、ゲート電極の両端の下部のアンダーカットされた酸
化膜１０の部分は、ゲート電極１１に覆われてイオン注
入ができず、後でオフセット領域になる。なお、前記半
導体層の濃度を調節することによりチャネルイオン注入
工程を省略することもできる。
【００１４】次に、図３（ｇ）に示すように、ソース及
びドレーン領域の形成のための傾斜させてイオン注入１
５を行うと、図示されているように、ソース領域Ｓとド
レーン領域Ｄ、オフセット領域ＯＦＦＳＥＴ及びチャネ
ル領域ＣＨが形成される。前記チャネルイオン注入工程
の後、ＬＤＯ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｏｆｆｓ
ｅｔ）構造の形成のための低濃度イオン注入工程を行う
こともでき、この場合には図３（ｇ）のようにＬＤＯ領
域が形成される。この際、傾斜イオン注入の角度を調節
することにより、オフセット領域及びＬＤＯ領域の長さ
を調節することができ、これによりセルサイズの増加無
しにも充分な長さのオフセット領域の確保が可能とな
る。
【００１５】次に、図４を参照して本発明の他の実施の
形態を説明する。まず、図４（ａ）のように基板上に形
成された絶縁膜として、例えば酸化膜２０上にゲート電
極２１を形成した後、図４（ｂ）のように全面にわたり
酸化膜２２を形成し、これを選択エッチングしてゲート
電極の一方の側、即ちソース側の部分にのみ残す。
【００１６】図４（ｃ）に示すように、ウェットエッチ
ングにより前記酸化膜２０，２２を所定の厚さだけ除去
すると、図示されているように酸化膜２０，２２の厚さ
の差により、ゲート電極の一方の側の下部領域、即ち前
記酸化膜２２が形成されなかった相対的に薄い酸化膜２
０の方がアンダーカットされる。
【００１７】図４（ｄ）のようにゲート電極の全表面に
ゲート酸化膜２３を形成し、全面にわたって半導体層２
４を形成する。
【００１８】次いで、図４（ｅ）のようにチャネルイオ
ン注入２５を行ったり、又はＬＤＯ領域の形成のための
低濃度イオン注入を行う。この際、ゲート電極の一方の
側の下部のアンダーカットされた部分はゲート電極２１
に覆われてイオンが注入できず、後でオフセット領域に
なる。
【００１９】図４（ｆ）のように、ホトレジスト２６を
利用してソース及びドレーン領域が形成される部分を区
画した後、ソース及びドレーン領域のためのイオン注入
２７を行うことにより、ソース領域Ｓとドレーン領域
Ｄ、オフセット領域ＯＦＦＳＥＴ及びＬＤＯ領域を備え
た薄膜トランジスタを完成する。
【００２０】図５を参照して本発明のさらに別の実施の
形態による薄膜トランジスタの製造方法を説明する。先
ず、図５（ａ）に示すように、基板（図示せず）上にエ
ッチング阻止層４０として、例えば窒化膜を形成し、そ
の上に酸化膜３０を形成した後、その酸化膜３０上にゲ
ート電極３１を形成する。
【００２１】次に、図５（ｂ）に示すように、前記ゲー
ト電極３１が形成された酸化膜３０の全面にホトレジス
ト３８を塗布した後、これを選択的に露光及び現像して
ゲート電極３１の一方の側のみを露出させるホトレジス
トパターン３８を形成する。そのホトレジストパターン
３８をマスクとして前記酸化膜３０をウェットエッチン
グで除去するとともに、前記露出したゲート電極の一方
の側の下部の酸化膜３０の部分にアンダーカットが生じ
るようにする。
【００２２】さらに、図５（ｃ）に示すように、前記ホ
トレジストパターンを除去した後、ゲート電極３１の露
出した全表面にゲート酸化膜３３を形成した後、基板上
の全表面に半導体層３４を形成する。次にチャネルイオ
ン注入を行ったり、或いはＬＤＯ領域の形成のための低
濃度イオン注入を行う。この際、ゲート電極の下部の酸
化膜がアンダーカットされた部分は、ゲート電極３１に
覆われてイオンが注入できず、後からオフセット領域に
なる。
【００２３】次に、ホトレジスト３９を用いてソース及
びドレーン領域が形成される部分を区画した後、ソース
及びドレーン領域のためのイオン注入３７を行うことに
より、ソース領域Ｓとドレーン領域Ｄ、オフセット領域
ＯＦＦＳＥＴ及びＬＤＯ領域を備えた薄膜トランジスタ
を完成する。
【００２４】
【発明の効果】以上のように、本発明はゲート電極の面
積の増加なしに薄膜トランジスタのチャネルの長さを増
加させることができ、ウェットエッチング工程の１段階
でマスク工程なしにＬＤＯ領域とソース及びドレーン領
域の形成が可能であるので、工程が単純化され、ＬＤＯ
領域が自己整合的に形成されるので、チャネル領域、Ｌ
ＤＯ領域の長さを再現性を有するように調節することが
できて、充分な工程マージンを確保することができる。
【図面の簡単な説明】
【図１】 従来の薄膜トランジスタの製造方法を示す工
程順序図である。
【図２】 従来の自己整合的なＬＤＤ構造の薄膜トラン
ジスタの製造方法を示す工程順序図である。
【図３】 本発明の一実施の形態による薄膜トランジス
タの製造方法を示す工程順序図である。
【図４】 本発明の他の実施の形態による薄膜トランジ
スタの製造方法を示す工程順序図である。
【図５】 本発明の別の実施の形態による薄膜トランジ
スタの製造方法を示す工程順序図である。
【符号の説明】
１０，２０，３０…絶縁膜、１１，２１，３１…ゲート
電極、１２，２３，３３…ゲート絶縁膜、１３，２４，
３４…半導体層、１４，２５…低濃度イオン注入、１５
…傾斜イオン注入、２２…絶縁膜、２６，３８，３９…
ホトレジスト、２７，３７…高濃度イオン注入、４０…
エッチング阻止層（窒化膜）。

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に形成された絶縁膜の上部にゲー
    ト電極を形成する工程と、 前記絶縁膜を前記ゲート電極の下部両側の一部を含めて
    その表面部分をエッチングする工程と、 ゲート電極の露出された全表面にゲート絶縁膜を形成す
    る工程と、 前記ゲート電極及び残された絶縁膜表面に半導体層を形
    成する工程と、 前記半導体層に傾斜させてイオン注入を高濃度に行う工
    程と、を含んでなることを特徴とする薄膜トランジスタ
    の製造方法。
  2. 【請求項２】 前記絶縁膜の一部をエッチングする工程
    は、前記ゲート電極をマスクとして前記絶縁膜をドライ
    エッチングし、さらにウェットエッチングする工程によ
    り行われることを特徴とする請求項１記載の薄膜トラン
    ジスタの製造方法。
  3. 【請求項３】 前記半導体層に傾斜イオン注入を高濃度
    に行う工程によりソース領域とオフセット領域及びドレ
    ーン領域が自己整合的に形成されることを特徴とする請
    求項１記載の薄膜トランジスタの製造方法。
  4. 【請求項４】 前記オフセット領域は、前記ゲート電極
    の下部両側の前記絶縁膜がエッチングされた領域のうち
    の一方の前記ドレーン領域側に形成されることを特徴と
    する請求項３記載の薄膜トランジスタの製造方法。
  5. 【請求項５】 前記半導体層を形成する工程後に、低濃
    度イオン注入工程がさらに含まれることを特徴とする請
    求項３記載の薄膜トランジスタの製造方法。
  6. 【請求項６】 前記低濃度イオン注入工程により前記オ
    フセット領域とドレーン領域との間の半導体層の部位に
    ＬＤＯ領域が形成されることを特徴とする請求項５記載
    の薄膜トランジスタの製造方法。
  7. 【請求項７】 基板上に絶縁膜を形成する工程と、 前記絶縁膜の上部にゲート電極を形成する工程と、 前記ゲート電極の下部の一方の側の前記絶縁膜の一部を
    エッチングする工程と、 ゲート電極の露出された全表面にゲート絶縁膜を形成す
    る工程と、 ゲート電極と絶縁膜の表面に半導体層を形成する工程
    と、 前記半導体層の上部に所定のマスク層を形成して、ソー
    ス及びドレーン領域が形成される部分のみを露出させる
    工程と、及び前記露出した半導体層の部位に高濃度イオ
    ン注入を行ってソース及びドレーン領域を形成する工程
    と、を含んでなることを特徴とする薄膜トランジスタの
    製造方法。
  8. 【請求項８】 前記ゲート電極の下部の一方の側の前記
    絶縁膜の一部をエッチングする工程は、前記ゲート電極
    及び前記絶縁膜の上部に前記絶縁膜と同じ物質の第２絶
    縁膜を形成し、その第２絶縁膜を選択エッチングしてゲ
    ート電極の一方の側の上部とゲート電極の一方の側の前
    記絶縁膜上にのみ選択的に残した後、前記絶縁膜及び第
    ２絶縁膜をウェットエッチングする工程によりなされる
    ことを特徴とする請求項７記載の薄膜トランジスタの製
    造方法。
  9. 【請求項９】 前記絶縁膜及び第２絶縁膜は酸化膜であ
    ることを特徴とする請求項８記載の薄膜トランジスタの
    製造方法。
  10. 【請求項１０】 前記ゲート電極の一方の側の下部の前
    記絶縁膜の一部をエッチングする工程は、前記ゲート電
    極及び絶縁膜の全面にわたってホトレジストを塗布した
    後、これを選択的に露光及び現像して前記ゲート電極の
    一方の側のみを露出させるホトレジストパターンを形成
    し、前記ホトレジストパターンをマスクにして前記絶縁
    膜をウェットエッチングする工程によりなされることを
    特徴とする請求項７記載の薄膜トランジスタの製造方
    法。
  11. 【請求項１１】 前記ゲート電極の一方の側の下部の前
    記絶縁膜のエッチングされた部分にオフセット領域を形
    成することを特徴とする請求項７記載の薄膜トランジス
    タの製造方法。
  12. 【請求項１２】 前記半導体層を形成する工程後に、低
    濃度イオン注入工程がさらに含まれることを特徴とする
    請求項１１記載の薄膜トランジスタの製造方法。
  13. 【請求項１３】 前記低濃度イオン注入工程により前記
    オフセット領域とドレーン領域との間の半導体層の部位
    にＬＤＯ領域が形成されることを特徴とする請求項１２
    記載の薄膜トランジスタの製造方法。
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