JPH04311169A - シャドー生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシャドー生成回路に関し
、より具体的には、ビデオ・カメラの撮影映像に重畳さ
れるタイトル画にシャドーを付加するシャドー生成回路
に関する。

【０００２】

【従来の技術】タイトル文字にシャドーを付加して立体
感を持たせる表示方法が知られている。このようなシャ
ドーを付加する従来のシャドー生成回路は、タイトル画
の画像信号を、数画素分などの一定時間遅延させてシャ
ドーを生成する。

【０００３】

【発明が解決しようとする課題】従来例では、タイトル
画の文字の大小及び粗密に関わらず、一定幅のシャドー
を付加する。従って、例えば「鬱」のような細かい文字
を表示する際には、線素間が全てシャドーで埋められて
しまうことがある。これでは、シャドーの目的である立
体感が得られない。

【０００４】本発明は、このような問題点を解決するシ
ャドー生成回路を提示することを目的とする。

【０００５】

【課題を解決するための手段】本発明に係るシャドー生
成回路は、１画素単位の遅延素子を複数縦続接続した遅
延手段と、当該遅延手段の各遅延素子の出力を合成する
合成手段とからなり、少なくとも１つの当該遅延素子の
出力を選択的に所定値に強制する強制手段とからなるこ
とを特徴とする。

【０００６】第２の発明に係るシャドー生成回路は、所
定遅延時間の遅延素子を複数縦続接続した第１遅延手段
と、当該第１遅延手段の各遅延素子の出力を合成する第
１の合成手段と、少なくとも１つの当該遅延素子の出力
を選択的に所定値に強制する第１の強制手段と、１画素
単位の遅延素子を複数縦続してなり、第１の合成手段の
出力を遅延する第２遅延手段と、当該第２遅延手段の各
遅延素子の出力を合成する合成手段と、当該第２遅延手
段の少なくとも１つの当該遅延素子の出力を選択的に所
定値に強制する第２の強制手段とからなることを特徴と
する。

【０００７】

【作用】第１の発明の強制手段、並びに第２の発明の第
１及び第２の強制手段を作動させると、これらで出力を
所定値に強制された遅延素子より後段の遅延素子はシャ
ドーの生成に寄与しなくなり、シャドーの幅が短くなる
。これにより、細かい部分を持つ文字に対して、線素間
の空間がシャドーで埋まるのを防止でき、立体感を保持
できる。

【０００８】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【０００９】図１は、本発明の一実施例の構成ブロック
図を示す。本実施例では、２画素分のシャドー信号と３
画素分のシャドー信号を選択できる。

【００１０】図１において、１０は２値化されたタイト
ル画像データの入力端子、１２はクロック入力端子、１
４はシャドー幅制御信号の入力端子である。１６，１８
，２０はクロック入力端子１２からのクロックにより１
画素分の遅延素子として機能するＤフリップフロップで
あり、入力端子１０からのタイトル画データがＤフリッ
プフロップ１６のＤ端子に印加され、そのＱ出力がＤフ
リップフロップ１８のＤ入力に接続し、Ｄフリップフロ
ップ１８のＱ出力がＤフリップフロップ２０のＤ入力に
接続する。制御信号入力端子１４はＤフリップフロップ
２０のリセット端子に接続する。

【００１１】２２は、入力端子１０に入力するタイトル
画データ、及びＤフリップフロップ１６，１８，２０の
Ｑ出力の論理和をとるオア回路である。オア回路２２の
出力信号はタイトル画データに所定長のシャドーを付加
した信号であり、出力端子２４から外部に出力される。

【００１２】図１の動作を説明する。３画素分のシャド
ーを生成する場合には、入力端子１４のシャドー幅制御
信号をＬ（ロー）にしておく。入力端子１０に入力する
タイトル画信号は、Ｄフリップフロップ１６，１８，２
０により順次、遅延され、オア回路２２には、入力端子
１０のタイトル画信号、Ｄフリップフロップ１６による
１画素遅延信号、Ｄフリップフロップ１６，１８による
２画素遅延信号、及びＤフリップフロップ１６，１８，
２０による３画素遅延信号が入力する。これにより、オ
ア回路２２は、図２に示すように、タイトル画に３画素
分のシャドーが付加された信号を出力する。

【００１３】入力端子１４のシャドー幅制御信号をＨ（
ハイ）にすると、Ｄフリップフロップがリセットされ、
そのＱ出力は常にＬ（ロー）になる。従って、オア回路
２２の出力は、図３に示すように２画素分のシャドーが
付加された信号になる。

【００１４】１画素遅延素子としてのＤフリップフロッ
プを多数縦続接続し、中間のＤフリップフロップを適宜
にリセットすれば、後段のＤフリップフロップのＱ出力
は全てＬになり、シャドー幅をより大きく変化させ得る
。このようなリセット自在のＤフリップフロップを適当
な複数の箇所に配置すれば、シャドー幅をより柔軟に選
択できる。

【００１５】また、シャドー幅を短くするのにＤフリッ
プフロップ２０をリセットしたが、そのＱ出力をマスク
してもよい。

【００１６】なお、オア回路２２に入力端子１０のタイ
トル画データを入力しなければ、オア回路２２の出力か
らは、タイトル画データを含まないシャドー部分のみの
信号が得られる。

【００１７】本実施例では、タイトル画の直後にシャド
ーを付加したが、Ｄフリップフロップ１６の前段に遅延
素子を接続することにより、タイトル画とそのシャドー
との間を所定期間開けることもできることはいうまでも
ない。

【００１８】図１の実施例では、水平方向にシャドーを
付加したが、本発明は、画面上で右下方向に延びるシャ
ドーを付加する場合にも適用できる。図４はその実施例
の構成ブロック図である。３０はタイトル画データの入
力端子、３２はシャドー幅制御信号の入力端子である。 ３４，３６，３８は入力端子３０に入力するタイトル画
データを１ライン及び１画素分遅延するライン・メモリ
であって、縦続接続されている。４０は制御信号入力端
子３２のシャドー幅制御信号がＨのときに、ライン・メ
モリ３８の出力をマスクする論理ゲート、４２は、入力
端子３０のタイトル画データ、ライン・メモリ３４の出
力（１ライン分遅延したタイトル画データ）、ライン・
メモリ３６の出力（２ライン分遅延したタイトル画デー
タ）、論理ゲート４０の出力（３ライン分遅延したタイ
トル画データ又は、Ｌ）の論理和をとるオア回路である
。

【００１９】オア回路４２の出力は、Ｄフリップフロッ
プ４４，４６，４８の縦続接続回路に入力する。Ｄフリ
ップフロップ４６は、入力端子３２のシャドー幅制御信
号が接続するリセット端子を具備する。オア回路４２の
出力、及びＤフリップフロップ４４，４６，４８の出力
はオア回路５０に入力する。オア回路５０の出力信号は
、入力端子３０に入力するタイトル画に水平及び垂直方
向に所定画素分のシャドーを付加した信号であり、出力
端子５２から出力される。

【００２０】入力端子３２のシャドー幅制御信号がＨの
とき、論理ゲート４０はライン・メモリ３８の出力を通
過する状態になり、オア回路４２は、入力端子３０のタ
イトル画データ、及び当該タイトル画データを縦３ライ
ンにわたり、斜め右下方向に遅延した信号を出力する。 即ち、合計４ラインにわたり、タイトル画データを出力
する。Ｄフリップフロップ４４，４６，４８及びオア回
路５０は、図１の場合と同様に、オア回路４２の出力に
対して水平方向に３画素分のシャドーを付加する。即ち
、図５（ａ）に示すように、１画素のタイトルに対して
、縦３ライン、横３画素のシャドーが付加された信号が
、出力端子５２から出力される。

【００２１】入力端子３２のシャドー幅制御信号をＬに
すると、論理ゲート４０はライン・メモリ３８の出力を
マスクする状態になる。従って、オア回路４２は、入力
端子３０のタイトル画データ、及びライン・メモリ３４
，３６により縦２ラインにわたり、斜め右下方向に遅延
した信号を出力する。即ち、合計３ラインにわたり、タ
イトル画データを出力する。入力端子３２のシャドー幅
制御信号がＬであることにより、Ｄフリップフロップ４
６はリセット状態にあり、Ｄフリップフロップ４６，４
８の出力は常時Ｌとなる。従って、Ｄフリップフロップ
４４のみがシャドー生成に寄与し、オア回路５０は、オ
ア回路４２の出力に対して水平方向に１画素分のシャド
ーを付加する。これにより、図５（ｂ）に示すように、
１画素のタイトルに対して、縦２ライン、横２画素のシ
ャドーが付加された信号が、出力端子５２から出力され
る。

【００２２】

【発明の効果】以上の説明から容易に理解できるように
、本発明によれば、簡単な構造でシャドー幅を制御でき
る。これにより、細かい部分を有する文字であっても、
シャドーで埋まらないようにでき、立体感を保持できる
。

【図面の簡単な説明】

【図１】　　本発明の一実施例の構成ブロック図である
。

【図２】　　図１の実施例による３画素のシャドーの説
明図である。

【図３】　　図１の実施例による２画素のシャドーの説
明図である。

【図４】　　本発明の第２の実施例の構成ブロック図で
ある。

【図５】　　図４の実施例によるシャドーの説明図であ
る。

【符号の説明】

１０：タイトル画像データ入力端子　　１２：クロック
入力端子　　１４：シャドー幅制御信号入力端子　　１
６，１８，２０：Ｄフリップフロップ　　２２：オア回
路２４：出力端子　　３０：タイトル画データ入力端子
　　３２：シャドー幅制御信号入力端子　　３４，３６
，３８：ライン・メモリ　　４０：論理ゲート　　４２
：オア回路　　４４，４６，４８：Ｄフリップフロップ
　　５０：オア回路　　５２：出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　１画素単位の遅延素子を複数縦続接続
   した遅延手段と、当該遅延手段の各遅延素子の出力を合
   成する合成手段とからなり、少なくとも１つの当該遅延
   素子の出力を選択的に所定値に強制する強制手段とから
   なることを特徴とするシャドー生成回路。
2. 【請求項２】　　所定遅延時間の遅延素子を複数縦続接
   続した第１遅延手段と、当該第１遅延手段の各遅延素子
   の出力を合成する第１の合成手段と、少なくとも１つの
   当該遅延素子の出力を選択的に所定値に強制する第１の
   強制手段と、１画素単位の遅延素子を複数縦続してなり
   、第１の合成手段の出力を遅延する第２遅延手段と、当
   該第２遅延手段の各遅延素子の出力を合成する合成手段
   と、当該第２遅延手段の少なくとも１つの当該遅延素子
   の出力を選択的に所定値に強制する第２の強制手段とか
   らなることを特徴とするシャドー生成回路。