JP3275023B2 - 受像機およびスクリーン表示方法 - Google Patents

受像機およびスクリーン表示方法

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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセッサ（MPU）およびオン・
スクリーン表示（On Screen Display;OSD）を有するテ
レビ受像機に関し、さらに詳しくは、文字の平滑化とエ
ッジの強調を行う複合規格のOSDとウインドの発生に関
する。
（従来技術） 従来技術のテレビ受像機の場合、MPUは全ての機能、
例えば、色、同期等を制御するために使用される。オン
・スクリーン表示回路の全てを含む別のチップがMPUに
接続され、あらゆるオン・スクリーン表示を行う。従来
技術のOSDチップの各々は、特定のテレビ受像機で動作
するように設計され、すなわち、これは１つの特定の規
格で動作する。テレビ産業における代表的な世界規格に
はNTSC,PALおよびSECAMがある。さらに、これらの規格
の各々には多くの変形があり、これをここではマルチ・
ディフィニション（multi−definition）と呼び、この
マルチ・ディフィニションにはインターレース走査やプ
ログレッシブ走査はもちろん精細度を改良したTV（IDT
V）、精細度を拡張したTV（EDTV）、高精細度TV（HDT
V）がある。
（発明が解決しようとする課題） 各チップは１つの規格に対してのみ動作するので、チ
ップ内の周波数は一定であり、ウインドや平滑化した文
字等の特性を得るのは比較的簡単である。しかし、周波
数が一定であったとしても、平滑化した文字や強調した
エッジを格納するには、大きな格納スペースが必要であ
る。さらに、ウインドを発生するには、比較的多くの回
路が必要であり、またウインドの中にウインドを作るな
どの新機軸を採用することはできない。
本発明の目的は、新規で改良した文字平滑化回路とそ
の方法を提供することである。
本発明の他の目的は、エッジ強調能力を有する新規で
改良した文字平滑化回路とその方法を提供することであ
る。
本発明の他の目的は、新規で改良したウインド発生回
路とその方法を提供することである。
本発明のこれらおよびその他の目的は、マイクロプロ
セッサと予め選択した表示を発生するために上記のマイ
クロプロセッサに接続された複合規格のOSD回路と表示
装置の文字を平滑化するための半ドット・シフト手段を
有するテレビ受像機によって実現される。OSD回路は、
文字を少なくとも部分的に所定のエッジで取り囲むため
の上記半ドット・シフト手段に接続されたエッジ発生手
段をさらに有する。
本発明は、実際のコラム・カウントを予め選択したウ
インド・アドレスと比較する比較器を有し、これらの比
較毎にウインド信号を発生するウインド発生回路をさら
に有する。
（実施例） 第１図は、特に本発明を実施する複合規格テレビ受像
機を示す。この説明を通して、「複合規格」という用語
は、種々の世界規格のテレビ・システム（例えば、NTS
C,PAL,SECAM等）、および種々の複合精細度システム
（例えば、IDTV,EDTV,HDTV,インターレース走査，プロ
グレッシブ走査等）のいずれかまたは全てに関する。画
像すなわちスクリーンは、毎秒複数のフィールドを発生
し、各フィールドがこれらの間の所定数の水平掃引（水
平周波数）を有する垂直パルス（垂直周波数）によって
規定されることによって発生される。オン・スクリーン
表示は、水平線と垂直列内に位置するドットによって構
成される。各画素内の各ドットは特定のアドレスを有
し、水平線と垂直列内の１つに位置し、各画素は垂直列
と水平行によってアドレスされる。アドレスは、所望の
表示を発生するために使用する。上記の用語体系はこの
説明全体を通じて使用するが、これは単に説明上の便宜
のためであり、全く本発明を限定しようと意図するもの
ではないことを理解しなければならない。
テレビ受像機は、アンテナ10,同調回路11,IFストリッ
プ12,カラー・デコーダ13,CRT14およびMPU15を有する。
技術上周知のように、MPU15は、チャンネル（または動
作周波数），画像の色および輝度，音量等その他の制御
可能な機能を全て制御する。リモコン装置16は、多くの
制御可能な機能を遠隔制御するためにMPU15と通信す
る。第１図は基本的な構成部品のみを示し、多くの周知
の周辺部分は簡略化のため省略してある。
第２図は、種々の構成部品を有するMPU15の詳細ブロ
ック図を示し、これらの構成部品は、この特定の実施例
では、全て単一のチップ上に形成される。第２図は、ま
たMPU15に対する入力と出力を示すが、これらの多くは
当業者にとって周知であり、ここでは詳述しない。ここ
で論じるMPU15の主要部品は、CPU17と複合規格オン・ス
クリーン表示（OSD）回路20内の特定の回路である。
第３図は、複合規格OSD回路20のブロック図をより詳
細に示す。本出願と同一の日に出願され、同一の譲受人
に譲渡された「複合規格OSDを有するテレビ受像機」と
「表示位置設定を有するテレビ受像機の複合規格オン・
スクリーン表示装置および表示位置設定方法」という名
称の２つの特許出願は、OSD回路20の動作をさらに詳細
に説明している。回路20は、フェーズ・ロックド・ルー
プ（PLL）21,システム／モード検出回路22,水平カウン
タ24,垂直カウンタ25,水平位置遅延回路26,垂直位置遅
延回路27,64文字読取り専用メモリ（ROM）28,MPUインタ
フェース30,半ドット・シフト論理回路32,ブランキング
回路33,16ビット・シフト・レジスタ34,文字およびウイ
ンド・カラー・エンコーダ35およびウインド・ジェネレ
ータ36を有する。PLL21は、受信した全ての規格のテレ
ビ信号に対してOSD回路20を同期させるために使用す
る。本実施例において、受信したテレビ信号の水平フラ
イバック・パルス部分の立ち上がり端は、PLL21を受信
したテレビ信号に同期させるのに使用する。水平フライ
バック・パルスは、またシステム／モード検出回路22に
加えられる。マスター・クロック信号と水平周波数信号
は、PLL21から水平カウンタ24に与えられる。水平フラ
イバック・パルスに同期した第３の信号が、PLL21から
垂直カウンタ25およびMPUインターフェース30に与えら
れる。システム／モード検出回路22は、PLL21,水平カウ
ンタ24,垂直カウンタ25およびMPUインタフェース30にフ
ラグ（例えば、モード・フラグ）を立てる。水平カウン
タ24は、水平位置遅延回路26,MPUインタフェース30およ
びここに図示しない回路のその他の部分にドットおよび
垂直列アドレスを与える。垂直カウンタ25は、文字ROM2
8およびMPUインタフェース30に水平線および水平行アド
レスを供給する。垂直位置遅延回路27は標準テレビ信号
から垂直フライバック・パルスを受信し、システム／モ
ード検出回路27および垂直カウンタ25に遅延垂直フライ
バック信号を与える。
本発明において、説明を簡易にするため、各文字は７
×９ロッドのマトリックスで形成されるものと仮定す
る。さらに、各ドッドは２つの隣接する水平掃引内で２
つの水平パルスによって形成される。２つの水平パルス
は、全ての後に続く水平掃引内の同じ２つの位置と共に
垂直列を形成し、２つの水平掃引は一本の水平線を形成
する。したがって、ドッドは水平線と垂直列内にあり、
スクリーン内の各ドッドはこれにしたがってアドレスす
ることができる。単一の掃引内の２つの隣接する水平パ
ルスは半ドット（水平方向）であり異なった水平掃引内
の垂直に隣接する２つの水平パルス（水平線）は半ドッ
ト（垂直方向）である。
第３図において、64文字ROM28の１つはMPUインターフ
ェース30からの文字アドレスによって選択され、各ROM2
8に格納されているデータは垂直カウンタ25によって発
生する半ドットのライン・アドレスによってアドレスさ
れる。選択された文字ROM28からのデータは、タイミン
グ目的のため、ブランキング回路33からのリセット・パ
ルス，回路27からの遅延垂直フライバック・パルス，水
平カウンタ24からのドット・アドレス・ビット２および
３（DC2/3），垂直カウンタ25からのライン・アドレス
（L0）内の第１ビットおよび文字ブランキング・ビット
と共に半ドット・シフト論理回路32に与えられる。論理
回路32からのデータ出力信号は、ラッチ・クロック信
号，シリアル・シフト信号およびシフト・クロック信号
と共に16ビットのシフト・レジスタ34に与えられる。シ
フト・レジスタ34の出力は輝度信号であり、これはウイ
ンド・ジェネレータ36からのウインド信号，第１および
第２色調選択信号およびイネーブル出力と共にエンコー
ダ35に加えられる。エンコーダ35は、赤，緑および青色
用増幅器に出力信号を与えると共に、カラー・デコーダ
13（第１図参照）に反転急速ブランキング信号とハーフ
・トーン・カラー信号を与える。これらの機能は残りの
図面を参照して更に詳しく説明される。
第4A図および第4B図は、特にMPUインターフェース30
を模式的に図示する。先ず、インターフェース30は25個
のバッファRAM39Aないし39Yの１本の線，バッファRAMか
らデータを受け取るために接続された25個の格納RAM40A
ないし40Yの１本の線,CPU17からアドレス情報を受け取
るために接続された入力データ・アドレス・デコーダ4
2、水平カウンタ24および垂直カウンタ25から線，列お
よび行アドレス情報を受け取るために接続された出力デ
ータ・アドレス・デコーダ43を有している。デーコダ4
2,43は本発明の一部ではなく、これの機能は自明である
ため、これらの回路は詳細に説明されない。
本発明のこの特定の実施例の場合、表示は画面水平に
18文字の文字を発生し画面垂直に10文字を発生すること
ができる。各文字は、この説明のために７ドット幅と９
ドット高のブロックで形成される。実用的にはこれらの
ブロックは隣接するブロックからの間隔を設けるための
別のドットを含むと共に異なるテレビ規格のために幅と
長さに若干の変化がある。これらの差は、第４図に示す
ようにデータ・バスに与えるフラグと垂直および水平フ
ライバック信号によって調整される。インターフェース
30は、CPU17と関連するレジスタからバッファRAM39への
１つの水平線データを受け取り、第１水平線データがバ
ッファRAM39から格納RAM40にシフトするのにしたがっ
て、次の水平線データをバッファRAM39にシフトするこ
とによって動作する。このデータは、バッファRAM39か
ら次の水平線データが格納RAM40にシフトするのにした
がって、格納RAM40から次の処理回路にシフトする。こ
の実施例では、表示RAMを最小にし、MPUの機能と能力を
最大限使用するため、通常使用されるフル・スクリーン
表示RAMの代わりに、シングル・ロー（row）メモリー・
マップ・アーキテクチャが採用される。
最初の18個のバッファRAM39Aないし39R（単純化のた
めこれらのうちの３つのみを図示）は、もしあるとすれ
ば、64文字ROM28に格納されている64の文字の内いずれ
を動作中の18個の画素の各々に表示するべきかについて
のアドレス・データを受け取るために使用される。残り
の７つのバッファRAM39Sないし39Yは、文字の色，ウイ
ンド・アドレス，ウインドの色，文字の高さと幅，イネ
ーブルおよびタイミング信号などを含む種々のこれ以外
の機能に関するデータを受け取る。最初の18個のRAM39A
/40Aないし39R/40Rの各々において、最初の６ビットの
格納領域は文字ROM28内の選択されたものに対するASCII
コード・アドレス用のものであり、残りの２ビットの格
納領域は選択した文字に対する４つの選択した色の一つ
を識別するデータ用のものである。全ての文字の高さお
よび／または幅は、もし希望すれば、２倍にすることが
可能であり、これらの信号はこの開示を通して説明され
る。
第５図は、特に半ドット・アドレス発生器を模式的に
示す。垂直方向カウンタ25は、高さ信号，受信したTV信
号の水平フライバック・パルスと同期するPLL21からの
信号および反転遅延垂直フライバック信号に応答して、
ライン・アドレス信号L0ないしL4を発生する。ライン・
アドレス信号L1ないしL4は、ドット・アドレス（DC2）
の１ビットおよびその他の発生したタイミング信号と共
に４つの排他的ORゲート45,46,47,48の入力にそれぞれ
与えられ、半ドット・アドレス信号L0′ないしL3′を発
生する。半ドット・アドレスは下記のようにライン・ア
ドレスと関連する。
DC2＝０ L3′,L2′,L1′,L0′＝L4,L3,L2,L1 DC2＝１ L3′,L2′,L1′,L0′＝L4,L3,L2,L1＋１ ここで留意するべきことは、画素は９本の水平線を持
つものとして定義されているが、半ドット・アドレスが
実際には水平掃引（水平線１本につき２つの水平掃引）
を識別し、これによって、各画素に対して18個の垂直ア
ドレスを発生する。半ドット・アドレスは、64文字ROM2
8に加えられ、各水平線毎ではなく水平掃引毎にその中
にデータをアドレスする。ROM28内のアドレス・データ
は半ドット・シフト論理回路32に加えられるが、これは
第６図ないし第８図と関連して説明される。
第６図は、アドレスCA0〜５によって選択された64文
字ROM28の特定の１つを示し、これは以後28で示す。ROM
28内のデータは半ドット・アドレスL0′〜L3′によって
アドレスされ、６つのシフト・レジスタ50ないし55を有
するデータ・タイミング発生器のデータ入力に与えられ
る。シフト・レジスタ50〜55はブランキング回路33から
のブランキング・パルスによってリセットされるが、こ
のパルスは単なるタイミング信号であり、したがってこ
れについてはこれ以上論じない。データは、異なった時
間にシフト・レジスタ50〜55にクロックされ、一種の多
重時間を発生し、異なった水平掃引アドレスからのデー
タが単一の水平掃引と結合することを可能にする。シフ
ト・レジスタ50,53はドット・アドレス・ビットDC2によ
ってクロックされ、シフト・レジスタ52,55はドット・
アドレス・ビットDC3によってクロックされ、シフト・
レジスタ51,54は論理回路57からの信号によってクロッ
クされるが、この論理回路57はドット・アドレス・ビッ
トDC2,DC3および水平線アドレスの最上位ビット（L0）
を受けとる。シフト・レジスタ50〜55の出力端子で入手
可能なデータは次表の順序で各水平掃引に現れる。
シフト・レジスタ50〜55は反転ｎおよびｎ″と同様に
ｎ、ｎ′とｎ″によって示すタイミングにしたがって出
力信号０〜７（各画素における７つの垂直な列を表す）
を第７図に示す半ドット・シフト論理回路の入力に与え
る。留意するべきことは、基本的に、ｎ′はデータがそ
れが格納されていた状態で使用されることを示し、ｎは
同じ列内の以前のドットのデータを示し、一方ｎ″は同
じ列内の次のドットのデータを示すことである。
回路32は14個のNANDゲートによって構成される第１列
回路60を有し、第１列回路の各々はシフト・レジスタ50
〜55から４つの信号を受信すると共に、隣接するNANDゲ
ートの対は７つのNANDゲートによって構成される第２列
回路61に出力信号を与える。第２列回路61からの出力信
号は、レジスタ50〜55から直接くる信号と共に14個のOR
ゲートによって構成される第３列回路62に与えられる。
第３列回路62の第１群の７つのORゲートからの出力は格
納レジスタ65の７つの入力に並列に与えられ、このレジ
スタ65の出力はシフト・レジスタ66の７つの入力に与え
られると共にまたこれに対して並列にクロックされる。
第３列回路62の第２群の７つのORゲートからの出力は格
納レジスタ68の７つの入力に並列に与えられ、このレジ
スタ68の出力はシフト・レジスタ69の７つの入力に与え
られると共にまたこれに対して並列にクロックされる。
シフト・クロック信号を受け取ると、シフト・レジスタ
66,69は受け取ったデータを１ビット（１つの半ドッ
ト）だけ右にシフトする。シフトされたデータと元のデ
ータ、すなわちシフトされないデータはシリアル・シフ
ト信号を受け取ると結合され、このデータはレジスタ6
6,69から直列にシフトされる。その結果、全てのデータ
が１つの出力線に現れ、レジスタ66からのデータはレジ
スタ69を介してシフトされこのレジスタの出力に現れ
る。レジスタ69からの出力データはシフト・クロック信
号によってフリップ・フロップ70にクロックされ、ここ
でLUMALで示す信号としてこのフリップ・フロップの出
力に現れる。フリップ・フロップ70の出力はシフト・ク
ロック信号によって第２フリップ・フロップ71にクロッ
クされ、フリップ・フロップ71の出力はシフト・クロッ
ク信号によって第３フリップ・フロップ72にクロックさ
れる。フリップ・フロップ71の出力はエンコーダ35に供
給される輝度信号である。フリップ・フロップ72の出力
はLUMARで示され、LUMAL信号と共に第９図と関連して説
明する論理回路に与えられる。
半ドット・シフト論理回路32の動作は第8A図ないし第
8E図を参照して最もよく説明される。第8A図は、文字
（文字Ａ）のドットを文字ROM28に記憶されている通り
に示す。この文字は63ビットのデータの格納を必要とす
るに過ぎないことに留意のこと。各半ドット毎に文字RO
M28とクロック・レジスタ50〜55とを組み合わせて半ド
ット・アドレスL0′ないしL3′を利用することによっ
て、第8B図に示す直線の文字に発展することができる。
基本的にはこの文字は13×18に拡張している。第8B図の
点線で示す６つの半ドットを発生するため、＊印機能が
回路32によって実行される。第8C図はこの動作の実際の
作業を示す。この図において、問題の半ドットは×印に
よって表わされ、隣接する列の前後のデータは、列の数
と符号ｎまたはｎ″によってそれぞれ表される。第8C図
に示す規則は、もし半ドットが左下と右上の位置にあ
り、しかも右下と左上の位置になければ、×印（第8B図
の点線の半ドット）の場所に半ドットが現れなければな
らないことである。同様にして、第8D図に示すように、
この×印は、もし半ドットが左上と右下の位置にあり、
しかも右上と左下の位置になければ、半ドットで埋めら
れなければならない。
再び第７図を参照して、第8B図に直線で示す文字が、
列回路62のORゲートとレジスタ50〜55からの直接入力に
よって与えられる。＊印の動作は、第７図の第１列回路
60および第２列回路61のNANDゲートによって実行され
る。一例として、第8D図のテストが列回路60の最初のNA
NDゲート（左から）によって行われ、一方第8C図のテス
トが列回路60の２番目のNANDゲートによって行われる。
これらのテストの結果は、次に最初のANDゲートで結合
され（論理和され）、その結果は列回路62の１番目およ
び２番目のORゲート（左から）の各々の１つの入力に与
えられる。列回路62のORゲートの全ての出力によって、
第8B図の直線と点線で示す13×18の文字が作られる。完
全な14×18の文字を作るには、列回路62のORゲートの出
力に現れる13×18の文字全体（第8B図に示す）が右に1/
2ドットだけシフトされ、シフトされた新しい13×18の
文字が、格納レジスタ65〜68およびシフト・レジスタ66
〜69によって、シフトされない13×18の文字に加えられ
る。
第8E図は、完全な14×18の文字を示す。第8E図に示す
完全な文字は、第8A図に示す格納されている文字に比べ
て実質的により滑らかであり、その結果、目で見た場合
によりここちよい。留意するべきことは、14×18の文字
を格納するには252ビットの格納領域が必要である、す
なわち第8A図に示す７×９の文字を格納するのに必要な
領域の約４倍の領域を必要とすることである。したがっ
て、本発明は64個の文字を格納するために必要な領域を
実質的に削減する。
特に第９図は、エッジ強調回路75を模式的に示す。回
路75の目的は、例えば、黒色等の異なった色で文字を、
例えば、部分的に取り囲むことによって回路32,34によ
って発生された文字のエッジを強調することである。第
９図に示す本発明の特定の実施例の場合、回路75によっ
て上部の一部、底部の一部、および右側のエッジに沿っ
て半ドットの黒いエッジが設けられ、その結果、あたか
も光が光源から文字の左側に当たるようなシャドウ効果
を与える。このエッジ強調効果を得るため、回路75は、
列回路76に８つのORゲート，格納レジスタ78およびシフ
ト・レジスタ80を有する。列回路76の各ORゲートはレジ
スタ50,52,53,55の２つの出力に接続され、その結果、
今考慮している特定の半ドットの上または下（同じ垂直
列において）に半ドットが存在するか否かについての指
示を受け取る。したがって、画素における252の位置の
各々において、半ドットの文字（例えば第8E図）がこれ
らの位置の１つの上また下に現れる毎に、半ドットが発
生する。これらの半ドットは、次に格納発生器78の入力
に与えられ、ここからシフト・レジスタ80に与えられ、
ここで発生した半ドットの全てが右に1/2ドットだけシ
フトされる。シフトされた半ドットは、２つのフリップ
・フロップ82とNORゲート83とを介して、ORゲート85の
１つの入力に与えられる。ORゲート85の第２入力はブラ
ック・エッジ・イネーブル信号を受信するように接続さ
れ、これはフリップ・フロップ82とNORゲート83と共
に、エッジ強調動作に対して正しいタイミングを与え
る。ORゲート85の出力は部分的に黒いエッジを有する文
字であり、この文字は、直線によって示される14×18の
文字と影をつけた線で示す黒いエッジを有するものとし
て第10図に示される。留意するべきことは、もしこの文
字が本発明のように発生されるのではなく、ROMに記憶
されているならば、発生された文字は合計300ビットの
記憶領域を必要とすることである。したがって、エッジ
強調回路は半ドット・シフト論理回路と組み合わせて説
明され、これはエッジ強調動作を大巾に単純化し、必要
な格納領域を削減する。
特に第11図はウインド発生器36を模式的に示し、これ
は基本的に比較回路であって２つの比較器90,92と２つ
のフリップ・フロップ94,95によって構成されるスイッ
チを有する。各比較器90,92の１組の入力は水平カウン
タ24からの列アドレス（CC0〜４）を受け取るために接
続される。比較器90の第２の１組の入力は格納ROM 40V
（第4A図参照）に接続され、この中に格納されているウ
インド・コラム開始アドレスを受け取る。ウインド発生
器36は下記のように動作する。スクリーンの各水平掃引
では、各コラム・アドレスは記憶されているウインド・
コラム開始アドレスと比較され、比較が行われると、ス
イッチがオンしてDC2パルスを通過させ、ウインド信号
を発生する。回路36は、コラム・アドレスと格納された
ウインド・コラム停止アドレスとの間で比較が行われる
までウインド信号を発生し続け、この比較が行われた時
点でスイッチが閉じ、DC2パルスが停止する。比較器90,
92からの反転出力信号は１対のフリップ・フロップ94,9
5のＤ入力とセット端子にそれぞれ与えられ、これはス
イッチとして開始および停止動作を行なうように動作す
る。フリップ・フロップ95の反転出力で入手可能なウイ
ンド信号はエンコーダ35の入力に与えられる。
ウインド発生器36は製作および動作をするのに非常に
簡単な回路である。更にウインドは各水平掃引の各垂直
列内でオンおよびオフされるので、水平行によってウイ
ンドの限界を規定する回路を含む必要がない。ウインド
発生器36はいずれのサイズおよび数のウインドを発生す
ることができる（停止および開始アドレスを別に格納す
ることが必要であるが）と共に、ウインド内にウインド
を発生することもできることが当業者にとって明らかで
ある。
したがって、製作および動作が簡単である文字平滑化
回路が開示される。この平滑化回路は必要とする文字格
納領域の量を大巾に削減し、一方実質的に滑らかな文字
を発生させる。更に、この平滑化回路は黒色（またはこ
れ以外のいかなる色であってもよい）の囲みを与えるエ
ッジ強調回路と共に使用することができる。平滑化回路
と共にエッジ強調回路を使用することによって、エッジ
強調回路の複雑性が大巾に減少する。また、単純化した
ウインド発生器が開示され、これは文字に対する背景と
して異なった色のウインドを設けることができる。この
背景は、更に文字を強調し、これらの文字を更に見やす
くかつ読みやすくする。留意するべきことは、開示した
回路の全てを１つの半導体チップ上に設けることができ
ることであるが、開示したこれらの回路の一部は個別の
回路形態で使用することもできる。
本発明の特定の実施例を図示し説明したが、当業者は
更にこれらを変更または改良することができる。したが
って、本発明はここで示した特定の形態に限定されるも
のではなく、特許請求の範囲が本発明の精神と範囲を逸
脱しない全ての変形を包含することを意図する。
なお、図面に関し、全体として同一の符号は同一又は
相当の部品を示す。
【図面の簡単な説明】
第１図は、本発明を実施するテレビ受像機の概略ブロッ
ク図である。 第２図は、第１図に示す改良したマイクロプロセッサの
詳細ブロック図である。 第３図は、第２図のOSD回路の詳細ブロック図である。 第4A図および第4B図は、第３図におけるMPUのインター
フェース部分の概略図である。 第５図は、第３図の垂直カウンタで実施される半ドット
・タイミング発生器の概略図である。 第６図および第７図は、第３図の半ドット・シフト論理
部およびシフト・レジスタ部の概略図である。 第8A図ないし第8E図は、文字を平滑化する方法を示す。 第９図は、本発明を実施するエッジ強調回路の概略図で
ある。 第10図は、第９図の回路のエッジ強調動作を示す。 第11図は、第３図のウインド発生回路部の概略図であ
る。 10……アンテナ、11……同調回路、 12……IFストリップ、13……カラー・デコーダ、 14……CRT、15……MPU、17……CPU、 21……フェーズ・ロックド・ループ（PLL）、 22……システム／モード検出回路、 24……水平カウンタ、25……垂直カウンタ、 26,27……位置遅延回路、28……文字ROM、 30……MPUインターフェース、 32……半ドット・シフト論理回路、 33……ブランキング回路、 34……シフト・レジスタ、 35……文字およびウインド・カラー、エンコーダ、 36……ウインド・ゲネレータ、 50〜55……シフト・レジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タック・ミン・クワン ホンコン、ウァンチャイ、ヘネシー・ロ ード、３／エフ、フラット・ジー (72)発明者 ジェラルド・キース・ルン ホンコン、カウルーン、ハーバー・シテ ィ、サットン・コート14シー (56)参考文献 特開 昭62−106495（ＪＰ，Ａ) 特開 昭49−18523（ＪＰ，Ａ) 実開 昭61−100082（ＪＰ，Ｕ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】テレビ受像機の表示を生成するオン・スク
    リーン表示回路であって、前記表示内で文字平滑化を行
    う回路を含み、 前記表示回路は： 表示すべき文字（図8A）を決定する水平線および垂直線
    上の複数ドットを表す文字データを、内部に格納した文
    字ROMであり、各ドットのそれぞれは水平線上に沿って
    隣接した２つの半ドットで構成されたとみる、ところの
    文字ROM; 半ドット・アドレスを生成する半ドット・アドレス発生
    器（45 48）； 前記文字ROMに結合され、前記半ドット・アドレスによ
    りアドレス指定された文字データを受け取り、前記文字
    ROMからの前記各ドットの半ドットに対して第１出力デ
    ータ（50,53）、第２出力データ（51,54）および第３出
    力データ（52,55）を生成するデータ・タイミング発生
    器（図６、50〜52,53〜55）であり、前記半ドットは前
    記垂直線に沿って縦長に方向付けられかつ水平方向に半
    ドットだけ間隔をあけて出力されており、前記第２出力
    データは前記文字ROMに格納された第１半ドットを表し
    ており、第１出力データは、前記第１半ドットを含む同
    一の垂直線に沿って、前記格納された第１半ドットの直
    前にくる、格納された１個の半ドットを表しており、前
    記第３出力データは、前記同一の垂直線上で前記格納さ
    れた第１半ドットの直後にくる、１個の半ドットを表し
    ている、ところのデータ・タイミング発生器（50〜5
    5）；および 半ドット・シフト論理回路（32）； から成るオン・スクリーン表示回路であって： 前記半ドット・シフト論理回路（32）が： 前記データ・タイミング発生器から前記第１、第２およ
    び第３出力データを受け取るために結合され、前記半ド
    ット位置に対応する半ドットを表す論理出力信号を生成
    する論理手段（60,61,62）であって、前記各半ドットの
    前記論理手段は、一方の半ドットの前記第１出力データ
    を、水平線上で該半ドットに隣接する他方の半ドットの
    前記第３出力データと結合し、かつ前記各半ドットの前
    記第３出力データを、前記隣接する半ドットの前記第１
    出力データと論理的に結合するところの、論理手段を含
    み； 前記各半ドットの前記第１出力データおよび前記隣接す
    る半ドットの前記第３出力データがそれぞれ１個の半ド
    ットを表し、前記各半ドットの前記第３出力データおよ
    び前記隣接する半ドットの前記第１出力データがそれぞ
    れ１個の半ドットを表さないとき（図8D）、または前記
    各半ドットの前記第３出力データおよび前記隣接する半
    ドットの前記第１出力データがそれぞれ１個の半ドット
    を表し、前記各半ドットの前記第１出力データおよび前
    記隣接する半ドットの前記第３出力データがそれぞれ１
    個の半ドットを表さないとき（図8C）、前記論理出力信
    号が１個の半ドットを表すことを特徴とし、前記半ドッ
    ト・シフト論理回路（32）がさらに： 前記半ドット・アドレスによりアドレス指定された前記
    文字データを前記論理出力信号と結合して、結合された
    出力データ信号（図8B）を発生する結合手段（62）；お
    よび 前記結合された被結合出力データ信号を受信するために
    接続されて、前記結合された出力データ信号を水平線方
    向に半ドット分だけシフトし、前記受信された被結合出
    力データ信号を前記シフトされた被結合出力データ信号
    と結合して、表示する文字の平滑化バージョンを表す第
    ２の被結合出力データ信号を発生する格納およびシフト
    手段（65,66,68,69）； によって構成される、 ことを特徴とするオン・スクリーン表示回路。
  2. 【請求項２】前記データ・タイミング発生器（50〜52,5
    3〜55）が： 前記半ドット・アドレス発生器（45〜48）により生成さ
    れる前記半ドット・アドレスによってアドレス指定され
    た前記文字データを受け取るために結合される第１レジ
    スタ手段（50,53）であり、第１ドット・アドレス・ビ
    ット（DC2）によりクロッキングされ、前記第１出力デ
    ータを与える出力を有する第１レジスタ手段（50,5
    3）； 前記半ドット・アドレス発生器（45〜48）により生成さ
    れる前記半ドット・アドレスによってアドレス指定され
    た前記文字データを受け取るために結合される第２レジ
    スタ手段（52,55）であり、第２ドット・アドレス・ビ
    ット（DC3）によりクロッキングされ、前記第３出力デ
    ータを与える出力を有する第２レジスタ手段（52,5
    5）；および 前記半ドット・アドレス発生器（45〜48）により生成さ
    れる前記半ドット・アドレスによってアドレス指定され
    た前記文字データを受け取るために結合される第３レジ
    スタ手段（51,54）であり、前記第１ドット・アドレス
    ・ビット（DC2）および第２ドット・アドレス・ビット
    （DC3）の論理結合であるクロック信号によりクロッキ
    ングされ、前記第２出力データを与える出力を有する第
    ３レジスタ手段（51,54）； によって構成されることを特徴とする請求項１記載のオ
    ン・スクリーン表示回路。
  3. 【請求項３】テレビ受像器であって： マイクロプロセッサ（15）；および 当該テレビ受像機の表示を生成し、該表示内で文字平滑
    化を行うオン・スクリーン表示回路； から構成され、 前記オン・スクリーン表示回路は： 表示すべき文字（図8A）を決定する水平線および垂直線
    上の複数ドットを表す文字データを、内部に格納した文
    字ROMであり、各ドットのそれぞれは水平線上に沿って
    隣接した２つの半ドットで構成されたとみる、ところの
    文字ROM; 半ドット・アドレスを生成する半ドット・アドレス発生
    器（45〜48）； 前記文字ROMに結合され、前記半ドット・アドレスによ
    りアドレス指定された文字データを受け取り、前記文字
    ROMからの前記各ドットの半ドットに対して第１出力デ
    ータ（50,53）、第２出力データ（51,54）および第３出
    力データ（52,55）を生成するデータ・タイミング発生
    器（図６、50〜52,53〜55）であり、前記半ドットは前
    記垂直線に沿って縦長に方向付けられかつ水平方向に半
    ドットだけ間隔をあけて出力されており、前記第２出力
    データは前記文字ROMに格納された第１半ドットを表し
    ており、第１出力データは、前記第１半ドットを含む同
    一の垂直線に沿って、前記格納された第１半ドットの直
    前にくる、格納された１個の半ドットを表しており、前
    記第３出力データは、前記同一の垂直線上で前記格納さ
    れた第１半ドットの直後にくる、１個の半ドットを表し
    ている、ところのデータ・タイミング発生器（50〜5
    5）；および 半ドット・シフト論理回路（32）； から成るオン・スクリーン表示回路であって： 前記半ドット・シフト論理回路（32）が： 前記データ・タイミング発生器から前記第１、第２およ
    び第３出力データを受け取るために結合され、前記半ド
    ット位置に対応する半ドットを表す論理出力信号を生成
    する論理手段（60,61,62）であって、前記各半ドットの
    前記論理手段は、一方の半ドットの前記第１出力データ
    を、水平線上で該半ドットに隣接する他方の半ドットの
    前記第３出力データと結合し、かつ前記各半ドットの前
    記第３出力データを、前記隣接する半ドットの前記第１
    出力データと論理的に結合するところの、論理手段を含
    み； 前記各半ドットの前記第１出力データおよび前記隣接す
    る半ドットの前記第３出力データがそれぞれ１個の半ド
    ットを表し、前記各半ドットの前記第３出力データおよ
    び前記隣接する半ドットの前記第１出力データがそれぞ
    れ１個の半ドットを表さないとき（図8D）、または前記
    各半ドットの前記第３出力データおよび前記隣接する半
    ドットの前記第１出力データがそれぞれ１個の半ドット
    を表し、前記各半ドットの前記第１出力データおよび前
    記隣接する半ドットの前記第３出力データがそれぞれ１
    個の半ドットを表さないとき（図8C）、前記論理出力信
    号が１個の半ドットを表すことを特徴とし、前記半ドッ
    ト・シフト論理回路（32）がさらに： 前記半ドット・アドレスによりアドレス指定された前記
    文字データを前記論理出力信号と結合して、結合された
    出力データ信号（図8B）を発生する結合手段（62）；お
    よび 前記結合された被結合出力データ信号を受信するために
    接続されて、前記結合された出力データ信号を水平線方
    向に半ドット分だけシフトし、前記受信された被結合出
    力データ信号を前記シフトされた被結合出力データ信号
    と結合して、表示する文字の平滑化バージョンを表す第
    ２の被結合出力データ信号を発生する格納およびシフト
    手段（65,66,68,69）； によって構成される、 ことを特徴とするテレビ受像器。
  4. 【請求項４】前記データ・タイミング発生器（50〜52,5
    3〜55）が： 前記半ドット・アドレス発生器（45〜48）により生成さ
    れる前記半ドット・アドレスによってアドレス指定され
    た前記文字データを受け取るために結合される第１レジ
    スタ手段（50,53）であり、第１ドット・アドレス・ビ
    ット（DC2）によりクロッキングされ、前記第１出力デ
    ータを与える出力を有する第１レジスタ手段（50,5
    3）； 前記半ドット・アドレス発生器（45〜48）により生成さ
    れる前記半ドット・アドレスによってアドレス指定され
    た前記文字データを受け取るために結合される第２レジ
    スタ手段（52,55）であり、第２ドット・アドレス・ビ
    ット（DC3）によりクロッキングされ、前記第３出力デ
    ータを与える出力を有する第２レジスタ手段（52,5
    5）；および 前記半ドット・アドレス発生器（45〜48）により生成さ
    れる前記半ドット・アドレスによってアドレス指定され
    た前記文字データを受け取るために結合される第３レジ
    スタ手段（51,54）であり、前記第１ドット・アドレス
    ・ビット（DC2）および第２ドット・アドレス・ビット
    （DC3）の論理結合であるクロック信号によりクロッキ
    ングされ、前記第２出力データを与える出力を有する第
    ３レジスタ手段（51,54）； によって構成されることを特徴とする請求項３記載のテ
    レビ受像器。
  5. 【請求項５】オン・スクリーン表示回路を含むテレビ受
    像器の表示内で文字を平滑化する方法であって： 表示すべき文字（図8A）を決定する水平線および垂直線
    上の複数ドットを表す文字データを文字ROMに格納する
    段階であり、各ドットのそれぞれは水平線上に沿って隣
    接した２つの半ドットで構成されたとみる、ところの段
    階； 半ドット・アドレスを生成する段階（45〜48）； 前記文字ROMから前記半ドット・アドレスによりアドレ
    ス指定された文字データを受け取り、データ・タイミン
    グ発生器において前記文字ROMからの前記各ドットの半
    ドットに対して第１出力データ（50,53）、第２出力デ
    ータ（51,54）および第３出力データ（52,55）を生成す
    る段階（図６、50〜52,53〜55）であり、前記半ドット
    は前記垂直線に沿って縦長に方向付けられかつ水平方向
    に半ドットだけ間隔をあけて出力されており、前記第２
    出力データは前記文字ROMに格納された第１半ドットを
    表しており、第１出力データは、前記第１半ドットを含
    む同一の垂直線に沿って、前記格納された第１半ドット
    の直前にくる、格納された１個の半ドットを表してお
    り、前記第３出力データは、前記同一の垂直線上で前記
    格納された第１半ドットの直後にくる、１個の半ドット
    を表している、ところの段階（50〜55）；および 前記データ・タイミング発生器から前記第１、第２およ
    び第３出力データを受け取り、論理手段（60,61,62）に
    おいて前記半ドット位置に対応する半ドットを表す論理
    出力信号を生成し、前記各半ドットの前記論理手段が、
    一方の半ドットの前記第１出力データを、水平線上で該
    半ドットに隣接する他方の半ドットの前記第３出力デー
    タと結合し、かつ前記各半ドットの前記第３出力データ
    を、前記隣接する半ドットの前記第１出力データと論理
    的に結合するところの、段階； 前記各半ドットの前記第１出力データおよび前記隣接す
    る半ドットの前記第３出力データがそれぞれ１個の半ド
    ットを表し、前記各半ドットの前記第３出力データおよ
    び前記隣接する半ドットの前記第１出力データがそれぞ
    れ１個の半ドットを表さないとき（図8D）、または前記
    各半ドットの前記第３出力データおよび前記隣接する半
    ドットの前記第１出力データがそれぞれ１個の半ドット
    を表し、前記各半ドットの前記第１出力データおよび前
    記隣接する半ドットの前記第３出力データがそれぞれ１
    個の半ドットを表さないとき（図8C）、前記論理出力信
    号が１個の半ドットを表すことを特徴とする段階； 前記半ドット・アドレスによりアドレス指定された前記
    文字データを前記論理出力信号と結合して、結合された
    出力データ信号（図8B）を発生する段階；および 前記結合された被結合出力データ信号を受信して、前記
    結合された出力データ信号を水平線方向に半ドット分だ
    けシフトし、前記受信された被結合出力データ信号を前
    記シフトされた被結合出力データ信号と結合して、表示
    する文字の平滑化バージョンを表す第２の被結合出力デ
    ータ信号を発生する段階（65,66,68,69）； によって構成される、 ことを特徴とする方法。
JP10669490A 1989-04-24 1990-04-24 受像機およびスクリーン表示方法 Expired - Lifetime JP3275023B2 (ja)

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