KR0131586B1 - 이텔레비젼 수상기의 온 스크린 표시장치 - Google Patents

이텔레비젼 수상기의 온 스크린 표시장치

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KR0131586B1
KR0131586B1 KR1019900005310A KR900005310A KR0131586B1 KR 0131586 B1 KR0131586 B1 KR 0131586B1 KR 1019900005310 A KR1019900005310 A KR 1019900005310A KR 900005310 A KR900005310 A KR 900005310A KR 0131586 B1 KR0131586 B1 KR 0131586B1
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힝잎통
택밍콴
케이. 룬 제랄드
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빈센트 죠셉 로너
모토로라 인코포레이티드
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Abstract

내용없음

Description

이텔레비젼 수상기의 온 스크린 표시 장치
제 1도는 본 발명을 실현하는 텔레비젼 수상기의 블럭/구성 다이어그램.
제 2도는 제 1도에 상술된 개선된 마이크로 프로세서의 더욱 자세히 설명한 블럭/흐름도.
제 3도는 제 2도 OSD회로를 더욱 자세히 설명한 블럭 다이어그램/흐름도.
제 4도는 제 3도의 MPU인터페이스 부분의 도식적 다이어그램.
제 5도는 제 3도의 수직카운터로 실현되는 하프돗트(half dot)타이밍 발생기의 도식적 다이어그램.
제 6도 및 제 7도는 제 3도의 시프트 레지스터 부분 및 하프 돗트 시프트 로직의 도식적 다이어그램.
제 8a도 내지 제 8e도는 스므씽 캐릭터 수단을 설명하는 도면.
제 9도는 본 발명을 실현하는 엣지 증진 회로의 도식적 다이어그램.
제 10도는 제 9도 회로의 엣지 증진 동작을 설명하는 도면.
제 11도는 제 3도의 회로 부분에서 발생하는 윈도우의 도식적 다이어그램.
＊ 도면의 주요부분에 대한 부호의 설명
13 : 칼라 디코더 15 : MPU
17 : CPU 20 : OSD회로
26 : 수평 위치 지연 회로 28 : ROM
35 : 엔코더 39 : 버퍼 RAM
40 : 기억 RAM 70 : 플립플롬
76 : 티어(tier)
본 발명은 마이크로 프로세서(MPU) 및 스크린 표시부(OSD)를 포함하는 텔레비젼 수상기에 관한 것으로, 특히 윈도우 발생과 멧지 증진 및 캐릭터 스므씽을 포함하는 다증 표준 OSD에 관한 것이다. 종래 기술의 텔레 비젼 수상기에서 MPU는 칼라, 동기화 등의 모든 기능을 제어하기 위해서 활용되어진다. 모든 OSD회로를 포함하는 첨가 칩은 MPU에 연결되어있으며, 스크린 표시부상에 어떤 것을 제공한다. 각각의 종래 기술의 칩은 특별한 텔레비젼 수상기를 가지고 동작하기 위해 표시되며, 즉, 하나의 특별한 표준으로 동작한다. 세계 표준 형태의 텔레비젼 산업은 NTSC, PAL 및 SECAM을 포함한다. 더구나, 이들 각각의 표준으로 많은 변화가 있으며, 여기에서는 다중 선명도로서 상술되어 있으며, 상기 다중 선명도는 인터레이스 및 점진적 주사뿐 아니라 개선된 선명도 TV (IDTV) : 확장된 선명도 TV(EDTV), 고선명도 TV(HDTV)에 포함된다. 각각의 칩이 유일하게 하나의 표준으로 동작하기 때문에, 상기 칩내의 주파수는 일정하게 되고 윈도우 및 스므쓰 캐릭터와 같은 특징을 제공하기 위해 단순하게 된다. 그러므로, 일정한 주파수를 가질 때 조차도 기억 공간의 큰 양은 스므쓰 캐릭터 및 증진 엣지를 기억하기 위해 요구되어 진다. 더구나, 윈도우 발생은 상당히 큰 양의 회로를 요구하게 되며 윈도우내의 윈도우처럼 기술 혁신을 허용하지 않는다. 본 발명의 목적은 새롭고 개선된 캐릭터 스므씽 회로 및 방법을 제공하기 위한 것이다. 본 발명의 다른 목적은 엣지 증진 능력을 갖는 새로이 개선된 캐릭터 스므씽 회로를 제공하기 위한 것이다. 본 발명의 또다른 목적은 새롭게 개선된 윈도우 발생 회로 및 방법을 제공하는 것이다. 본 발명의 이들 및 다른 목적은 표시부에 캐릭터 스므씽을 위한 하프 돗트 시프트 수단을 포함하며 상기 마이크로 프로세서에 연결되어 미리 선택된 표시 발생을 위해 마이크로 프로세서 및 다중 표준 OSD회로를 가지는 텔레비젼 수상기에서 인식된다. 상기 OSD회로는 또한 소정의 엣지를 가지고 최소한 부분적인 주변 캐릭터를 위해 상기 하프 돗트 시프트에 연결된 엣지 발생 수단을 포함한다. 본 발명은 또한 매번 그들이 비교되는 윈도우 신호 발생과 미리 선택된 윈도우 어드레스에 대해 실제 칼럼 카운트를 비교하기 위한 비교기를 포함한다. 도면을 참고로 하면, 같은 캐릭터는 도면을 통해 같은 부분을 표시한다. 특히, 제 1도를 참고로 하면, 다중 표준 텔레비젼 수상기는 본 발명을 실현하기 위해 설명된다. 상기 설명을 생각하면, 상기 다중 표준은 여러 세계 표준 텔레비젼 시스템(즉, NTSC, PAL, SECAM 등)뿐 아니라 어떤 또는 모든 다양한 다중 선명도 시스템(즉, IDTV, EDTV, HDTV, 인터레이스 주사, 점진적 주사 등)에 인용되어 진다. 그것은 물론 그들 사이에서 많은 고정된 수평 스위프(수평 주파수)를 가지는 수직펄스 (수직 주파수)에 의해 한정된 각각의 필드를 가지고 초당 다수의 필드 발생에 의해 발생된 화상 또는 스크린의 TV분야에서 잘 공지되어 있다. 스크린 표시부 위에서는 수평 라인 및 수직 칼럼에 위치된 돗트로 구성된다. 각각의 화소내의 각각의 돗트는 특별한 어드레스를 가지며 수평 라인과 수직 칼럼의 하나에 위치되며 각각의 화소는 수직 칼럼과 수평 로우에 의해 어드레스된다. 상기 어드레스는 요구된 표시부를 발생하기 위해 사용된다. 반면에 상기 명명법은 상기 기재를 통해 사용되며 기재의 편리를 위해 단순하게 되는 것으로 이해되며 어떤 방법으로든 상기 발명을 제한하는 경향이 없다. 상기 텔레비젼 수상기는 안제나(10), 튜너(11), IF스트립(12), 칼라 디코더913), CRT(14), MPU(15)를 구비한다. 기술로서 잘 공지된 바와같이, MPU(15)는 채널 또는 동작 주파수, 화상의 칼라, 및 명도, 볼륨등과 같은 모든 다른 제어가능한 특징을 제어한다. 원격 유닛(16)은 많은 제어 가능한 특징의 원격 제어를 위해 MPU(15)와 연결되어 있다. 기본 구성은 제 1 도에 상술되어 있으며 일반적으로 공지된 주변 성분은 단순하게 하기 위해 생략되었다. 제 2 도는 여러 성분을 갖는 MPU(15)의 더욱 자세한 블럭 다이어그램이며, 상기 특별한 실시예에서 단일 칩상에 모두 형성된다. 제 2 도는 또한 MPU(15)에 대한 입력과 출력을 설명하며 종래 기술에 숙련된 사람에게 잘 공지되어 있기 때문에 여기에 자세히 상술하지는 않았다. 여기에 논의된 주 성분은CPU(17) 및 스크린 표시부(OSD) 회로(20)상의 다중 표준내의 특정한 회로이다. 다중 표준 OSD회로(20)의 더욱 자세한 블럭 다이어그램은 제 3 도에 도시되어 있다. 2개의 공동 계류중인 출원의 명칭 다중 펴준 OSD를 포함하는 TV수상기 및 표시부 우치를 구비하는 TV수상기에서의 다중 표준 OSD는 같은 양도인에게 양수되어 있으며, 더욱 자세한 OSD회로(20)동작이 상술되어 있다. 회로 (20)는 위상 로크 루프(PLL) (21), 시스템/ 모드 검출 회로(22), 수평 및 수직 카운터(24, 25), 수평 및 수직 위치 지연 회로(26, 27), 64캐릭터 판독-전용 메모리(ROMs) (28), MPU 인터페이스(30), 하프 돗트 시프트 로직 회로(32), 블랭킹 회로(33), 16비트 시프트 레지스터(34), 캐릭터 및 윈도우 칼라 엔코더(35), 윈도우 발생기(36)를 구비한다. PLL(21)은 어떤 수신된 표준 텔레비젼 신호에 대해 동기화 OSD회로(20)로 활용되어 진다. 본 실시예에서 수신된 텔레비젼 신호의 수평 플라이백 펄스 부분의 리딩 엣지는 수신된 텔레비젼 신호에 대해 동기화 PLL(21)로부터의 마스터 클럭 신호 및 수평 주파수 신호는 수평 카운터(24)에 공급된다. 상기 플라이백 펄스에 대해 동기된 제 3의 신호는 PLL(21)로부터의 수직 카운터(25) 및 MPU 인터페이스(30)에 공급된다. 시스템/모드 검출 회로922)는 PLL(21), 수평 및 수직 카운터(24, 25), MPU 인터페이스(30)에 대해 플랙(즉, 모드 플랙)을 공급한다. 수평 카운터(24)는 수평 위치 지연 회로(26), MPU 인터페이스(30), 여기에 도시하지는 않았지만 회로의 다른 부분에 대하여 돗트 및 수직 칼럼 어드레스를 공급한다. 수직 카운터(25)는 캐릭터 ROM(28) 및 MPU 인터페이스 (30)에 대해 수평 라인 및 수평 로우 어드레스를 공급한다. 수직 위치 지연 회로(26)는 표준 텔레비젼 신호로부터 수직 플라이백 펄스를 수신하며 수직 카운터(25) 및 시스템/모드 검출 회로(27)에 대해 지연 수직 플라이백 신호를 공급한다. 본 실시예에서, 설명을 목적으로, 각각의 캐릭터는 7행 9열 돗트 매트릭스로부터 형성되어 구성된다. 더구나, 각각의 돗트 2개의 인접 수평 스위프에서 2개의 수평 펄스에 의해 형성된다. 모든 수평 스위프에 따라 같은 2개의 위치로, 상기 2개의 수평 펄스는 수직 칼럼을 한정하며 2개의 수평 스위프는 수평 라인을 한정한다. 따라서, 상기 돗트는 수평 라인 및 수직 칼럼에 있으며 스크린내의 각각의 돗트는 따라서 어드레스 된다. 단일 스위프내의 2개의 인접 수평 펄스는 하프 돗트(수평 방향에서)가 되며 다른 수평 스위프(수평 라인)에 인접하여 수직으로 2개의 수평 펄스는 하프 돗트(수직 방향으로)가 된다. 제 3 도에서, 64캐릭터 ROM(28)중의 하나는 MPU 인터페이스(30)로부터 캐릭터 어드레스에 의해 선택되며 각각의 ROM(28)에 기억된 데이터는 수직 카운터(25)에 의해 발생된 하프 돗트 라인 어드레스에 의해 어드레스 된다. 상기 선택된 캐릭터 ROM(28)로부터의 데이터는 블랭킹 회로(33)로부터의 리셋 펄스, 회로(27)로부터의 지연 수직 플라이백 펄스, 수평 카운터(24)로부터의 돗트 어드레스 비트(2, 3) (DC2/3), 수직 카운터(25)로부터 라인 어드레스(L0)에서제 1의 비트, 및 타이밍을 위한 캐릭터 블랭킹 비트에 따라 하프 돗트 시프트 로직(32)에 공급된다. 로직회로(32)로부터의 데이터 출력 신호는 래치 클럭 신호, 직렬 시프트 신호, 시프트 클럭 신호에 따라 16비트 시프트 레지스터(34)에 공급된다. 시프트 레지스터(34)의 출력은 윈도우 발생기(36), 제 1 및 제 2 칼라 선택 신호 및 출력 인에블로부터 윈도우 신호에 따라 엔코더(35)에 공급된 휘도 신호가 된다. 엔코더(35)는 칼라 디코더(13) (제 1도에 도시됨)에 대해 역전된 빠른 블랭킹 신호 및 하프론 칼라 신호, 적, 녹 및 청색 칼라 증폭기에 출력 신호를 제공한다. 이들의 기능은 나머지 도면을 참고로 하여 더욱 상세히 설명 되어 진다. 특히 제 4도를 참고로 하면, MPU 인터페이스(30)가 개략적으로 설명되어 있다. 첫 번째로, 인터페이스(30)는 25버퍼 RAM(39A) 내지(39Y)의 라인, 상기 버퍼 RAM으로부터의 수신 데이터에 연결된 25 기억 RAM(40A)내지 (40Y)의 라인, CPU(17)로부터 수신 어드레스정보에 연결된 입력 데이터 어드레스 디코더(42), 수신 라인에 연결된 출력 데이터 어드레스 디코더(43), 수평밑 수직 카운터(24, 25)로부터 칼럼 및 로우 어드레스 정보를 구비한다. 따라서 디코더(42,43)는 본 발명의 부분이 되지 않으며 그로부터의 역할은 자체적으로 설명되며, 이들 회로의 자세한 설명은 상술되지 않았다. 본 발명의 특별한 실시예에서, 상기 표시부는 스크린 밑의 수직의 10캐릭터에 의해 스크린 양단에 수평으로 18개 캐릭터 발생을 가능하게 한다. 각각의 캐릭터는 설명을 목적으로 블럭으로 형성되며 9개의 돗트 높이에 의해 7개의 돗트 폭이 된다. 시제 실시에서는 상기 블럭은 인접 블럭으로 부터의 공간에 대해 부가 돗트를 포함하여 다른 텔레비젼 표준용으로 폭 및 길이의 어떤 최소의 변화가 있다. 이들 차이는 플랙에 의해 조절되며 수직 및 수평 플라이백 신호는 제 4도에 도시된 바와같이 데이터 버스에 공급된다. 인터페이스(30)는 CPU(17)와 연결된 레지스터로부터의 수신에 의해 동작하며, 데이터의 제 1의 수평 라인처럼 버퍼 RAM(39)내의 하나의 데이터 수평 라인 및 버퍼 RAM내의 데이터의 다음 수평 라인 시프팅은 기억 RAM(40)에서 그리고 버퍼 RAM(39)밖으로 시프트 된다. 상기 데이터는 버퍼 RAM(39)으로부터 다음 수평 라인 데이터가 기억 RAM(40)에 시프트 되는 것과 같이 아래에 따른 처리 회로에 대하여 기억 RAM(40)밖으로 시프트된다. 단일 행 메모리 맵 구성은 상당히 큰 익스텐트에 대해 MPU능력 및 기능을 사용하고 표시부 RAM을 최소화하기 위해, 일반적으로 사용된 전체 스크린 RAM 대신에 상기 실시예에서 사용된다. 제 1의 18개의 버퍼 RAM(39A)내지 (39R)은 (단순하게 하기 위해 오직 3 개가 도시되어 있음) 상기와 같이 어드레스 데이터를 수신하기 위해 활용되어지며, 어떤 경우에, 64 캐릭터 ROM(28)에 기억된 64 캐릭터는 동작되는 18개의 화소 각각에 표시되어 진다. 상기 나머지 7개의 버퍼 RAM(39S) 내지 (39Y)는 캐릭터의 칼라, 윈도우 어드레스, 윈도우 칼라, 캐릭터의 높이 및 폭, 인에이블 및 타이밍 신호를 포함하는 다른 기능을 변화하도록 데이터를 수신한다. 상기 제 1의 18개의 RAM(39A/40A)내지 (39R/40R)각각에서, 상기 제 1의 6개의 기억 비트는 캐릭터 ROM(28)의 하나를 선택하기 위한 ASKII코드 어드레스에 대한 것이며 나머지 2개의 기억 비트는 선택된 캐릭터를 위해 4개의 선택된 칼라중 하나를 확인하기 위한 데이터에 대한 것이다. 더구나, 상기 어떤 캐릭터의 높이 및/또는 폭은 이중으로 되며, 바람직한 경우에, 이들 신호들은 명세서를 통하여 상술된다. 특히, 제 5도를 참고로 하면, 하프 돗트 어드레스 발생기가 개략적으로 도시되어 있다. 수직 방향 카운터(25)는 높이 신호에 응답하여 L0내지 L4의 라인 어드레스 신호를 제공하며, PLL(21)로부터의 신호는 인버트된 지연 수직 플라이백 신호, 수신된 TV 신호의 수평 플라이백 펄스를 가지고 등기화된다. 라인 어드레스 신호 L1 내지 L4는 하프 돗트 어드레스 신호 L0' 내지 L3' 발생을 위해, 다른 발생된 타이밍 신호 및 돗트 어드레스(DC2)중 하나의 비트에 따라, 각각의 4개의 배타적 OR 게이트(45, 46, 47)의 입력에 공급된다. 상기 하프 돗트 어드레스는 아래에 따른 라인 어드레스에 관계한다.
DC2=0 L3', L2', L1', L0' =L4, L3, L2, L1
DC2=1 L3', L2', L1', L0' =L4, L3, L2, L1+1 화소는 9개의 수평라인을 갖는 것처럼 한정되며, 실제로, 하프 돗트 어드레스는 수평 스위프(수평 라인당 2개의 수평 스위프)를 확인하며, 그것에 의해, 각 화소당 18개의 수직 어드레스를 발생한다. 상기 하프 돗트 어드레스는 각각의 수평 라인보다는 각각의 수평 스위프에서 어드레스 데이터에 대해 64개의 캐릭터 ROM (28)에 공급된다. ROM(28)에서의 어드레스 데이터는 하프 돗트 시프트 로직(32)에 공급되며, 제 6, 7 및 8도와 협력하여 설명되어 진다. 제 6도를 참고로 하면, 어드레스 CAO-5에 의해 선택된 64개의 캐릭터 ROM(28)중 특별한 하나로 설명되어지며, 후에 (28)로서 표시되어 진다. ROM(28)의 데이터는 하프 돗트 어드레스 L0'-L3'에 의해 어드레스 되며, 6개의 시프트 레지스터(50) 내지 (55)를 포함하는 데이터 타이밍 발생기의 데이터 입력에 공급된다. 시프트 레지스터(50-55)는 블랭킹 회로(33)로부터의 블랭킹 펄스에 의해 리셋되며, 타이밍 신호를 단순하게 하며, 계속해서, 다르게 상술되지는 않았다. 상기 데이터는 단일 수평 스위프로 연결되는 수평 스위프 어드레스와 다른 데이터를 허용하기 위해, 일종의 타임 멀티플랙싱을 제공하기 위해 다른 시간에서 시프트 래지스터(50-55)내에서 클럭된다. 시프트 레지스터(50-53)는 돗트 어드레스 비트 DC2에 의해 클럭되며, 시프트 레지스터(52, 55)는 돗트 어드레스 비트 DC3에 의해 클럭되며, 시프트 레지스터(51, 54)는 수령 라인 어드레스에서 돗트 어드레스 비트 DC2 및 DC3 와 가장 중요한 비트(L0) 둘다 수신하는 로직 회로(57)로부터의 신호에 의해 클럭된다. 시프트 레지스터(50-55)의 출력 단자에서 이용가능한 데이터는 아래에 따른 등급으로 각각의 수평 스위프에서 나타난다.
Figure kpo00001
시프트 레지스터(50-55)는 제 7도에 설명된 하프 돗트 시프트 로직 회로(32)의 입력에 대해, 인버트된 n 및 n''뿐 아니라 n, n'에 의해 묘사된 타이밍에 따라 데이터 출력 신호 (0-7) (각각의 화소에서 7개의 수직 칼럼으로 표시되는)를 공급한다. n'는 기억된 것처럼 사용된 데이터를 표시하는 것은 주목할만한 일이며, n은 같은 칼럼에서 앞의 돗트에 대한 데이터를 표시하며, 반면에 n''는 같은 칼럼에서 하부 돗트에 대한 데이터를 표시한다. 회로(32)는 시프트 레지스터 (50-55)로부터 4개의 신호를 수신하는 14개의 NAND 게이트 각각의 제 1 티어(60)를 구비하며 인접쌍은 7개의 NAND 게이트의 제 2 티어(61)에 신호를 공급한다. 제 2 티어(61)로부터의 출력 신호는 14개의 OR 게이트의 제 3 티어(62)에 대해, 레지스터 (50-55)로부터 직접 신호에 따라 공급된다. 제 3 티어(62)의 제 1의 7개의 OR게이트 출력은 기억 레지스터(65)의 7개의 입력에 병렬로 공급되며, 출력이 기억되며 또한 시프트 레지스터(66)의 7개의 입력에 병렬로 클럭된다. 제 3 티어(62)의 제 2의 7개의 OR게이트 출력은 기억 레지스터 (68)의 7개의 입력에 병렬로 공급되며 출력이 기억되고 또한 시프트 레지스터(69)의 7개 입력에 병렬로 클럭된다. 시프트 클럭 신호를 수신하자마자, 시프트 레지스터(66, 69)는 오른쪽으로 수신된 하나의 데이타 비트(하나의 하프 돗트)를 시프트 시킨다. 상기 시프트 데이터 및 원래의 데이터, 또는 시프트 되지 않은 데이터는 직렬 시프트 신호를 수신하자마자 연결되며 상기 데이터는 레지스터(66, 69) 밖으로 직렬로 시프트 된다. 모든 데이터가 단일 출력 라인에 나타나게 하기 위해, 레지스터(66)로 부터의 데이터는 레지스터(69)를 통해 시프트되며 그로부터의 출력에서 나타난다. 레지스터(69)로부터의 출력 데이터는 시프트 클럭 신호에 의해 플립플롬(70)에 클럭되며 LUMAL에 라벨된 신호처럼 출력에서 나타난다. 플립플롬(70)의 출력은 시프트 클럭 신호에 의해 제 2 플립플롬(71)에 클럭되며 플립플롬(71)의 출력은 시프트 클럭 신호에 의해 제 3 플립플롬(72)에 클럭된다. 플립플롬(71)의 출력은 엔코더(35)에 공급된 휘도 신호이다. 플립플롬(72)의 출력은 라벨된 LUMAR이며 제 9도와 협력하여 설명된 로직 회로에 대한 LUMAL 신호에 따라 공급된다. 하프 돗트 시프트 로직 회로(32)의 동작은 제 8a도 내지 제 8e 도를 참고로 하여 잘 설명되어 진다. 제 8a도를 참고로 하면, 캐릭터 ROM(28)에 그들이 기억된 것처럼 캐릭터(후자a)용 돗트가 상술되어 진다. 상기 캐릭터는 63의 데이터 비트 기억을 요구하는 것에 주목하라, 상기 하프 돗트 어드레스 L0'-L3'의 활용에 의해, 매 하프 돗트상에 클럭킹 레지스터(50-55) 및 캐릭터 ROM(28)과 협력하여, 상기 캐릭터는 굵은 선으로, 제 8b도에 설명되어 발생된다. 중요하게 상기 캐릭터는 13×18로 전개된다. 제 8b도의 돗트 라인에 설명된 6개의 하프 돗트를 발생하기 위해 *기능은 회로(32)에 의해 수행된다. 제 8c도를 참고로하면, 상기 동작의 실제 작업을 볼 수 있다. 도면에서, 의심되는 하프 돗트는 클로스에 의해 표시되며 인접 칼럼내의 이전 및 이후의 데이터는 상기 심벌 N 및 N''와 다수의 칼럼에 의해 다시 표시된다. 제 8c도에 상술된 규칙은 하측 왼쪽 및 상측 오른쪽 위치에 하프 돗트가 있고 하측 오른쪽 및 상측 왼쪽 위치에 없는 경우 클로스(제 8b도의 돗트된 라인 하프 돗트)대신에 나타나게 된다. 비슷하게, 제 8d도에 상술된 바와 같이, 상기 클로스는 상츨 왼쪽 및 하측 오른쪽 위치내에 하프 돗트가 있고 상측 오른쪽 및 하측 왼쪽 위치에 있는 경우 하프 돗트를 가지고 채워지게 된다. 제 7도를 참고로 하면, 티어(62)의 OR게이트와 레지스터(50-55)로부터의 직접 입력은 굵은 라인으로 제 8b도에 설명된 캐릭터를 제공한다. 상기 *동작은 제 7도의 제 1 및 제 2 티어(60, 61)의 NAND 게이트에 의해 실행된다. 예와같이, 티어(60)의 제 1 NAND 게이트 (왼쪽으로부터)는 제 8d 도의 테스트를 수행하며 티어(60)의 제 2 NAND 게이트는 제 8c도의 테스트를 수행한다. 상기 테스트의 결과는 제 1 AND 게이트에서 연결(AND)되며 상기 결과는 티어(62)의 제 1 및 제 2 OR 게이트(왼쪽으로부터)의 각각의 하나의 입력에 공급된다. 티어(62)의 모든 OR게이트 출력은 제 8d도에서 굵은 라인 및 돗트 라인에 의해 설명된 13×18캐릭터를 발생한다. 완전한 14×18 캐릭터를 제공하기 위해, 티어(62) (제 8b도에 설명된)의 OR 게이트 출력에서 나타나는 전체 13×18 캐릭터는 오른쪽으로 하나의 하프 돗트를 시프트하며 새로이 시프트된 13×18 캐릭터는 시프트 레지스터(66-69) 및 기억 레지스터(65-68)에 의한 시프트 되지 않은 13×18 캐릭터에 더해진다. 상기 완전한 14×18 캐릭터는 제 8e도에 상술되어 있다. 제 8e 도에 상술된 완전 캐릭터는 제 8a 도에 상술된 기억 캐릭터 보다 거의 스므쓰하게 되며, 계속해서 만족스럽게 된다. 상기 14×18 캐릭터의 기억은 252 비트 기억 영역을 요구하거나 또는 제 8a 도에 도시된 7×9 캐릭터 기억에 대해 대략 4배 영역을 요구하게 된다. 따라서, 본 발명은 거의 64개 캐릭터에 대해 요구된 기억 영역을 감소시킨다. 특히 제 9도를 참고로 하면, 엣지 증진 회로(75)는 개략적으로 도시되어 있다. 회로(75)의 목적은 다른 칼라, 즉, 검은색을 가진 부분적인 캐릭터 주변과 같이 회로(32, 34)에 의해 발생된 캐릭터 엣지를 증진하기 위한 것이다. 제 9도에 도시된 본 발명의 특별한 실시예에서, 회로(75)는 상부 부분, 하부 부분에서 하프 돗트 검은색 엣지를 제공하며, 오른쪽 엣지에 따라, 캐릭터 왼쪽에 대한 소스로부터 수입되는 광을 통한것처럼 섀도우 결과를 발생한다. 상기 엣지 증진 결과를 발생하기 위해, 회로(75)는 티어(76)에서 8개의 OR 게이트 기억 레지스터(78) 및 시프트 레지스터(80)를 포함한다. 티어(76)에서 OR게이트 각각은 특별한 하프 돗트로 고려된 하프 돗트 상부 또는 하부(같은 수직 칼럼에서)인지 아닌지 표시를 수신하도록 레지스터(50, 52, 53, 55)의 2개의 출력에 접속되어 있다. 따라서, 상기 화소 하프 돗트의 (252)부분 각각은 상기 위치의 상부 또는 하부의 하나에 나타나는 캐릭터(예를 들어 제 8e 도)의 하프 돗트를 매번 발생한다. 이들 하프 돗트는 시프트 레지스터(80)에 대하여 그리고 기억 발생기(78)의 입력에 공급되며, 여기서 모든 발생된 하프 돗트는 오른쪽으로 하나의 하프 돗트를 시프트한다. 상기 시프트된 하프 돗트는 OR 게이트 (85)의 하나의 입력에 대해 NOR 게이트(83) 및 2개의 플립플롬(82)를 통해 공급된다. OR 게이트(85)의 제 2 입력은 검은색 엣지 인에이블 신호를 수신하기 위해 연결되어 있으며, 플리플롬(82) 및 NOR 게이트(83)에 따라, 엣지 증진 동작에 정확한 타이밍을 제공한다. OR 게이트(85)의 출력은 부분적으로 검은색 엣지를 가지는 캐릭터이며, 상기 캐릭터이며, 상기 캐릭터는 어두운 라인으로 설명된 검은색 엣지 및 굵은 라인으로 설명된 14×18캐릭터를 가지고 제 10도에 설명되어 있다. 상기 캐릭터가 본 발명에 처럼 발생된 것 보다는 ROM에 기억되는 경우에 상기 발생된 캐릭터가 전체 300비트의 기억 영역을 요구하는 것은 주목할만한 일이다. 따라서, 엣지 증진 회로는 상기 하프 돗트 시프트 로직 회로와 협력하여 상술되어지며, 엣지 증진 동작을 상당히 단순화시키며 요구된 많은 기억을 감소시킨다. 특히 제 11도를 참고로하면, 윈도우 발생기(36)는 개략적으로 상술되어 있으며 2개의 플립플롬(94, 95)으로 구성되는 스위치 및 2개의 비교기(90, 92)를 구비하는 회로와 원초적으로 비교된다. 각각의 비교기(90, 92)입력중의 하나의 셋은 수평 카운터(24)로부터 칼럼 어드레스(CC0-4)를 수신하기 위해 접속되어 있다. 비교기(90) 입력의 제 2 셋은 기억된 윈도우 칼럼 개시 어드레스를 수신하기 위해 기억 RAM 40V (제 4도를 보라)에 접속되어 있다. 비교기(92) 입력중 제 2 셋은 거기에 기억된 윈도우 칼럼 정지 어드레스를 수신하기 위해 기억 RAM 40W 에 접속되어 있다. 윈도우 발생기(36)는 아래에 따라 동작한다. 스크린의 각각의 수평 스위프에서, 각각의 칼럼 어드레스는 기억된 윈도우 칼럼 개시 어드레스와 비교되며 비교가 발생할 때, 상기 스위치는 통과하기 위한 DC2 펄스를 허용하기 위해 턴온되며 윈도우 신호가 발생한다. 회로(36)는 스위치가 닫히고 DC2 펄스가 정지되는 시간에서 칼럼 어드레스와 기억된 윈도우 칼럼 정지 어드레스 사이에서 비교가 발생할 때까지 윈도우 신호를 발생하기 위해 구성된다. 비교기(90, 92)로부터의 반전된 출력 신호는 D 입력과 한쌍의 플립플롬(94, 95)의 셋단자에 공급되며 개시 및 정지 동작을 제공하기 위한 스위치로서 동작한다. 플립플롬(95)의 인버트된 출력에서 이용가능한 상기 윈도우 신호는 엔코더(35)의 입력에 공급된다. 윈도우 발생기(36)는 동작 및 발생을 위한 극도의 단순 회로이다. 더구나, 상기 윈도우는 각각의 수평 스위프으 각각의 수직 칼럼에서 턴온 및 오프되며 수평 로우의 항으로서 윈도우 제한을 한정하는 회로를 포함할 필요가 없다. 윈도우 발생기(36)는 윈도우의 사이즈 및 넘버 발생뿐아니라 (정지 및 개시 어드레스의 첨가 기억이 요구되는)윈도우내의 윈도우 발생을 가능하게 하는 기술의 숙련된 사람에게서 명확하게 된다. 따라서, 캐릭터 스므씽 회로는 발생 및 동작에 대해 단순하게 상술되어 있다. 상기 스므씽 회로는 캐릭터 기억 공간 크기를 상당히 감소시키며 실제로 스므쓰한 캐릭터를 발생한다. 또한 상기 스므씽 회로는 검은색 (또는 다른 칼라)주변을 제공하기 위해 엣지 증진 회로로 활용된다. 상기 스므씽 회로와 함께 엣지 증진 회로 사용에 의해, 상기 엣지 증진 회로의 복잡성은 상당히 감소한다. 또한, 단순화된 윈도우 발생기가 설명되어 있으며 상기는 캐릭터에 대한 배경처럼 윈도우의 다른 칼라를 제공하는 것이 가능해진다. 상기 배경은 또한 더 쉽게 판독하고 더욱 만족할만하게 구성하기 위해 캐릭터를 증진시킨다. 모든 상술된 회로는 단일 반도체 침(15)상에 포함되고 상술된 어떤 회로는 개별 회로 형태로 사용되는 것은 주목할만한 일이다. 본 발명의 특별한 실시예에서 도시되고 상술된 반면에, 다른 수정 및 개선은 기술의 숙련된 사람에게서 우리는 이해할 수 있는 것으로 간주되며, 본 발명의 범위 및 사상에서 벗어나지 않고 모든 수정을 위해 보정된 청구범위에서 상술되며 특별하게 도시된 형태에 대해 제한되는 것이 아니다.

Claims (3)

  1. 텔레비젼 수상기로서, 마이크로 프로세서와, 상기 마이크로프로세서에 결합된 미리 결정된 표시부를 발생하며 표시부에서 문자를 매끄럽게 하기 위한 하프 돗트 시프트 수단을 가진 다중 표준은 스크린 표시부 회로를 구비하는 것을 특징으로 하는 텔레비젼 수상기.
  2. 텔레비젼 수상기로서, 마이크로 프로세서와, 상기 마이크로 프로세서에 접속된 온 스크린 표시부 회로와 돗트 칼럼 타이밍 신호 발생용 발생 수단 및 미리 선택된 표시부를 엔클로우징하는 윈도우를 제공하는 윈도우 발생 수단을 구비하며, 상기 윈도우 발생 수단은 상기 윈도우 개시 및 정지에서 각각의 수평 라인의 칼럼을 포함하는 윈도우 위치 정보 기억용 기억 장치와 제 1 입력 단자상의 기억 장치로부터 기억 정보를 수신하기 위해 연결된 비교 회로와 제 2 입력 단자상에서 상기 발생 수단으로부터 칼럼 타이밍 신호를 수신하기 위해 접속된 수단을 구비하며, 상기 비교 회로는 제 1 및 제 2 입력 단자상에서 정보를 비교할 때 윈도우 신호를 제공하는 것을 특징으로 하는 텔레비젼 수상기.
  3. 표시부에서 캐릭터를 매끄럽게 하기 위한 하프 돗트 시프트 회로를 포함하는 텔레비젼 수상기와 협력하여 사용하기 위한 온 스크린 표시 장치로서, 상기 회로는 표시되는 캐릭터를 한정하는 수평 및 수직 라인에서 돗트 표시의 기억된 캐릭터 데이터를 가지는 각각의 다수의 캐릭터 ROM과, 하프 돗트 어드레스 발생기와, 선택된 캐릭터로부터 각각의 하프 돗트에 대해 제 1, 제 2 및 제 3 데이터 출력을 제공하고 상기 하프 돗트 어드레스 발생기 및 다수의 캐릭터 ROM에 접속된 데이터 타이밍 발생기와, 상기 선택된 캐릭터의 선택된 하프 돗트를 위해 기억된 캐릭터 데이터를 표시하는 제 2 데이터 출력과, 선택된 하프 돗트를 포함하는 수직 라인에서 선택된 하프 돗트로 즉시 진행하는 하프 돗트를 위해 기억된 캐릭터 데이터를 표시하는 제 1 데이터 출력과, 상기 선택된 하프 돗트를 포함하는 수직 라인에서 선택된 하프 돗트에 따라 즉시 하프 돗트에 대해 기억된 캐릭터 데이타를 표시하는 제 3 데이타 출력과, 상기 선택된 캐릭터의 실제 부분을 표시하는 데이타 출력 신호를 제공하고 상기 데이타 타이밍 발생기로부터 제1, 제2 및 제 3 데이타 출력과 결합하고 수신하기 위해 연결된 하프 돗트 시프트로 로직 회로를 구비하는 텔레비젼 수상기의 온 스크린 표시 장치.
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