JPH0429340A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- JPH0429340A JPH0429340A JP13631990A JP13631990A JPH0429340A JP H0429340 A JPH0429340 A JP H0429340A JP 13631990 A JP13631990 A JP 13631990A JP 13631990 A JP13631990 A JP 13631990A JP H0429340 A JPH0429340 A JP H0429340A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体素子の実装方法に関し、
加圧時に半導体素子のずれや反りの発生を積極的に防止
し、信軌性の高い接合を得ることのできる、フェースダ
ウン方式の半導体素子実装方法を提供することを目的と
し、 半導体素子をフェースダウン方式で回路基板に実装する
に際し、前記半導体素子の表面に突起状の電極を形成し
、且つ該突起電極と接続すべき前記回路基板表面におけ
る配線電極の周囲に絶縁性薄膜を形成し、前記突起電極
を絶縁薄膜で囲まれた配線電極に接合処理する構成とす
る。
し、信軌性の高い接合を得ることのできる、フェースダ
ウン方式の半導体素子実装方法を提供することを目的と
し、 半導体素子をフェースダウン方式で回路基板に実装する
に際し、前記半導体素子の表面に突起状の電極を形成し
、且つ該突起電極と接続すべき前記回路基板表面におけ
る配線電極の周囲に絶縁性薄膜を形成し、前記突起電極
を絶縁薄膜で囲まれた配線電極に接合処理する構成とす
る。
（産業上の利用分野）
本発明は、半導体素子の実装方法に関する。
半導体素子を高密度に実装する方式として、フェイスダ
ウン方式が実用に供されている。この方法は半導体素子
の上に突起電極を形成し、この突起電極に相対する位置
に配線電極を配置した回路基板とを重ね合わせ、半導体
素子上の突起電極と回路基板の配線電極とを接続し固定
する。固定の仕方には、半田付けによる金属結合の力以
外にも、最近では樹脂の吸着力を利用するものもある。
ウン方式が実用に供されている。この方法は半導体素子
の上に突起電極を形成し、この突起電極に相対する位置
に配線電極を配置した回路基板とを重ね合わせ、半導体
素子上の突起電極と回路基板の配線電極とを接続し固定
する。固定の仕方には、半田付けによる金属結合の力以
外にも、最近では樹脂の吸着力を利用するものもある。
樹脂の吸着力を利用する場合、電気的接続を取る方法と
して、半導体素子上の突起電極と回路基板の配線電極の
間に導電性粒子を介在させる方法などがある。半田材料
としてはＩｎ合金等の低融点半田が、樹脂としては異方
性導電膜等がある。
して、半導体素子上の突起電極と回路基板の配線電極の
間に導電性粒子を介在させる方法などがある。半田材料
としてはＩｎ合金等の低融点半田が、樹脂としては異方
性導電膜等がある。
この様子を第２図（ａ）、 （ｂ）に示す。
第２図（ａ）に示すように、半導体素子１の周縁部に、
高さ１０〜２０μｍの突起電極２が形成されている。回
路基板４の表面には、この半導体素子ｌの突起電極２と
相対する位置に配線電極３が形成されており、更にこの
配線電極３の上に、予め低融点半日または異方性導電膜
８が載せられている。
高さ１０〜２０μｍの突起電極２が形成されている。回
路基板４の表面には、この半導体素子ｌの突起電極２と
相対する位置に配線電極３が形成されており、更にこの
配線電極３の上に、予め低融点半日または異方性導電膜
８が載せられている。
上記半導体素子１を回路基板４上にフェースダウン方式
で実装するに際しては、第２図い）に見られるように、
上記突起電極２と回路基板４の配線電極３とを位置合わ
せし、加圧治具９で加圧しながら加熱し、前記低融点半
日または異方性導電膜を溶解せしめる。溶解終了後、加
圧治具９を冷却し、加圧治具９を取り去る。このように
して実装体が完成する。
で実装するに際しては、第２図い）に見られるように、
上記突起電極２と回路基板４の配線電極３とを位置合わ
せし、加圧治具９で加圧しながら加熱し、前記低融点半
日または異方性導電膜を溶解せしめる。溶解終了後、加
圧治具９を冷却し、加圧治具９を取り去る。このように
して実装体が完成する。
このフェースダウン方式は、今後、液晶表示装置の外部
回路との接続電極など、ますますピン数が多くなり、微
小ピッチ化していく実装技術に対応して行こうとするも
のであり、１００μｍ以下の電極ピッチを実現しようと
するものである。
回路との接続電極など、ますますピン数が多くなり、微
小ピッチ化していく実装技術に対応して行こうとするも
のであり、１００μｍ以下の電極ピッチを実現しようと
するものである。
ところが、上記従来方法には次のような問題点があった
。
。
第１に半導体素子１の突起電極２と回路基板４の配線電
極３とを位置合わせして加圧する時、第３図（ａ）のよ
うに半導体素子１が反ってしまうことである。この原因
は、半導体素子ｌもしくは回路基板４側に設けた突起電
極２を支点として、半導体素子１の突起電極２の存在し
ない中央部に加圧する力が集中するためである。
極３とを位置合わせして加圧する時、第３図（ａ）のよ
うに半導体素子１が反ってしまうことである。この原因
は、半導体素子ｌもしくは回路基板４側に設けた突起電
極２を支点として、半導体素子１の突起電極２の存在し
ない中央部に加圧する力が集中するためである。
加圧時に半導体素子１が反ってしまうと、電極同士の接
合が不完全となり、電気的接合不良を発生させるばかり
でなく、第３図（ａ）に示すように、半導体素子１の突
起電極２が回路基板４の配線電極３をこすり、配線電極
３を損傷してしまうことがあった。因みに第３図（ａ）
の参照符号５は、損傷した配線電極を示す。
合が不完全となり、電気的接合不良を発生させるばかり
でなく、第３図（ａ）に示すように、半導体素子１の突
起電極２が回路基板４の配線電極３をこすり、配線電極
３を損傷してしまうことがあった。因みに第３図（ａ）
の参照符号５は、損傷した配線電極を示す。
第２に半導体素子１の突起電極２と回路基板４の配線電
極３とを位置合わせして加圧する時、半導体素子１に加
わる力のバランスが完全に対称とならないたために、第
３図（ｂ）に見られるように、加圧時に半導体素子１が
どちらかの方向にずれてしまう。それだけにとどまらず
、加圧した状態で半導体素子１がずれていくため、半導
体素子ｌの突起電極２が回路基板４の配線電極３をこす
り、時には、配線電極３を断線してしまうことさえあっ
た。第３図（ｂ）の参照符号６は、断線した配線電極３
を示す。
極３とを位置合わせして加圧する時、半導体素子１に加
わる力のバランスが完全に対称とならないたために、第
３図（ｂ）に見られるように、加圧時に半導体素子１が
どちらかの方向にずれてしまう。それだけにとどまらず
、加圧した状態で半導体素子１がずれていくため、半導
体素子ｌの突起電極２が回路基板４の配線電極３をこす
り、時には、配線電極３を断線してしまうことさえあっ
た。第３図（ｂ）の参照符号６は、断線した配線電極３
を示す。
本発明は、加圧時に半導体素子のずれや反りの発生を積
極的に防止し、信軌性の高い接合を得ることのできる、
フェースダウン方式の半導体素子実装方法を提供するこ
とを目的とする。
極的に防止し、信軌性の高い接合を得ることのできる、
フェースダウン方式の半導体素子実装方法を提供するこ
とを目的とする。
本発明は、半導体素子の表面に突起状の電極を形成し、
回路基板表面の、上記突起電極に相対する領域に凹部を
有する絶縁性薄膜を形成し、その四部の底に上記突起電
極に相対する電極を形成する。
回路基板表面の、上記突起電極に相対する領域に凹部を
有する絶縁性薄膜を形成し、その四部の底に上記突起電
極に相対する電極を形成する。
上記半導体素子を回路基板に実装するに際しては、突起
電極を相対する電極のある凹部に嵌め込み、あとは通常
の如く加圧、加熱を行なって接合させる。
電極を相対する電極のある凹部に嵌め込み、あとは通常
の如く加圧、加熱を行なって接合させる。
上記本発明の構成によれば、突起電極と絶縁性薄膜の摩
擦力がストッパーの役割を果たす上、絶縁性薄膜が圧力
の吸収材と電極の保護膜としての役割を果たすので、半
導体素子の位置ずれやたわみ、及びこれに伴う電極の損
傷を防止できる。
擦力がストッパーの役割を果たす上、絶縁性薄膜が圧力
の吸収材と電極の保護膜としての役割を果たすので、半
導体素子の位置ずれやたわみ、及びこれに伴う電極の損
傷を防止できる。
第１図（ａ）、 （ｂ）に本発明に係る半導体素子の実
装方法の一実施例を示す。
装方法の一実施例を示す。
本実施例では、回路基板４表面に、第１図（ａ）に示す
如く、半導体素子１の突起電極２と相対する領域１０を
除いて、絶縁性の薄膜７を形成しておく。このような処
理を施すことによって、前記半導体素子１の突起電極２
と相対する領域１０は、凹状を呈する。
如く、半導体素子１の突起電極２と相対する領域１０を
除いて、絶縁性の薄膜７を形成しておく。このような処
理を施すことによって、前記半導体素子１の突起電極２
と相対する領域１０は、凹状を呈する。
この凹状の領域の底面は、上記突起電極２に相対する配
線電極３が形成されている。配線電極３の表面には、通
常の如く、Ｉｎ合金のような低融点合金膜８を形成して
おく。
線電極３が形成されている。配線電極３の表面には、通
常の如く、Ｉｎ合金のような低融点合金膜８を形成して
おく。
このようにしておき、半導体素子１を回路基板４に実装
するに際しては、第１図（ｂ）に示す如く、半導体素子
１の突起電極２を回路基板４の相対する領域１０に位置
合わせした後、加圧治具９で加圧しながら加熱する。低
融点半田膜または異方性導電膜のような低融点合金膜８
が溶解したら、加圧治具９を冷却し、加圧治具９を取り
去る。
するに際しては、第１図（ｂ）に示す如く、半導体素子
１の突起電極２を回路基板４の相対する領域１０に位置
合わせした後、加圧治具９で加圧しながら加熱する。低
融点半田膜または異方性導電膜のような低融点合金膜８
が溶解したら、加圧治具９を冷却し、加圧治具９を取り
去る。
このような方法で実装すれば、絶縁性薄膜７がクツショ
ンの役割をするので、加圧時に半導体素子１が反るのを
防止することができる。また、半導体素子１の突起電極
２は、凹状の相対する領域１０に引っ掛かり、しかも絶
縁性薄膜７の摩擦力が大きいため、加圧時に半導体素子
１が動くのを防止することができる。しかも絶縁性薄膜
７が保護膜の役割をするので、半導体素子ｌの移動の際
に、突起電極２により回路基板４の配線電極３が損傷す
るのをなくすことができる。
ンの役割をするので、加圧時に半導体素子１が反るのを
防止することができる。また、半導体素子１の突起電極
２は、凹状の相対する領域１０に引っ掛かり、しかも絶
縁性薄膜７の摩擦力が大きいため、加圧時に半導体素子
１が動くのを防止することができる。しかも絶縁性薄膜
７が保護膜の役割をするので、半導体素子ｌの移動の際
に、突起電極２により回路基板４の配線電極３が損傷す
るのをなくすことができる。
以上の結果、極めて安定に半導体素子１を回路基板４に
実装することができる。
実装することができる。
なお、以上の実施例では絶縁薄膜は接続電極を除く基板
表面全体に設けたが、これは半導体素子単位で部分的に
設けも良い。
表面全体に設けたが、これは半導体素子単位で部分的に
設けも良い。
以上説明した如く本発明によれば、加圧時に半導体素子
がずれたり、反ったりするのを防止することができるば
かりでなく、この結果体じる回路基板の配線電極が損傷
を受けることも防止でき、信顛性の高い電極接合を容易
かつ確実に行なうことが可能となり、半導体素子の大量
実装に大きく寄与する。
がずれたり、反ったりするのを防止することができるば
かりでなく、この結果体じる回路基板の配線電極が損傷
を受けることも防止でき、信顛性の高い電極接合を容易
かつ確実に行なうことが可能となり、半導体素子の大量
実装に大きく寄与する。
第１図は本発明一実施例を示す要部断面図、第２図は従
来の実装方法を示す要部断面図、第３図は従来の実装方
法の問題を示す要部断面図である。 図において、１は半導体素子、２は突起電極、３は配線
電極、４は回路基板、７は絶縁性薄膜、８は低融点合金
膜、９は加圧治具を示す。 ／講 第２図
来の実装方法を示す要部断面図、第３図は従来の実装方
法の問題を示す要部断面図である。 図において、１は半導体素子、２は突起電極、３は配線
電極、４は回路基板、７は絶縁性薄膜、８は低融点合金
膜、９は加圧治具を示す。 ／講 第２図
Claims (1)
- 【特許請求の範囲】 半導体素子（１）をフェースダウン方式で回路基板（
４）に実装するに際し、 前記半導体素子の表面に突起状の電極（２）を形成し、
且つ該突起電極と接続すべき前記回路基板表面における
配線電極（３）の周囲に絶縁性薄膜（７）を形成し、前
記突起電極を絶縁薄膜で囲まれた配線電極に接合処理す
ることを特徴とする半導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13631990A JPH0429340A (ja) | 1990-05-24 | 1990-05-24 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13631990A JPH0429340A (ja) | 1990-05-24 | 1990-05-24 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0429340A true JPH0429340A (ja) | 1992-01-31 |
Family
ID=15172443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13631990A Pending JPH0429340A (ja) | 1990-05-24 | 1990-05-24 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0429340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786271A (en) * | 1995-07-05 | 1998-07-28 | Kabushiki Kaisha Toshiba | Production of semiconductor package having semiconductor chip mounted with its face down on substrate with protruded electrodes therebetween and semiconductor package |
-
1990
- 1990-05-24 JP JP13631990A patent/JPH0429340A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786271A (en) * | 1995-07-05 | 1998-07-28 | Kabushiki Kaisha Toshiba | Production of semiconductor package having semiconductor chip mounted with its face down on substrate with protruded electrodes therebetween and semiconductor package |
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