JPH04293115A - ハードディスク装置へのデータ転送方式 - Google Patents
ハードディスク装置へのデータ転送方式Info
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- JPH04293115A JPH04293115A JP5753991A JP5753991A JPH04293115A JP H04293115 A JPH04293115 A JP H04293115A JP 5753991 A JP5753991 A JP 5753991A JP 5753991 A JP5753991 A JP 5753991A JP H04293115 A JPH04293115 A JP H04293115A
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- JP
- Japan
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- bit
- circuit
- hard disk
- bits
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 10
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はハ―ドディスク装置への
デ―タ転送方式に関し、特に制御装置等に用いられる小
規模デ―タ処理回路におけるハ―ドディスク装置へのデ
―タ転送方式に関する。
デ―タ転送方式に関し、特に制御装置等に用いられる小
規模デ―タ処理回路におけるハ―ドディスク装置へのデ
―タ転送方式に関する。
【０００２】
【従来の技術】従来、この種ハ―ドディスク装置へのデ
―タ転送方式としては、図２に示す方式がある。図２は
従来例の回路構成を示すブロック図である。ＣＰＵ２０
１は１６ビットで動作する。ＲＡＭ２０２，２０３には
アドレス情報がメモリされており、ＲＡＭ２０２には奇
数アドレスが、ＲＡＭ２０３には偶数アドレスがメモリ
されている。ハ―ドディスクコントロ―ラ（ＨＤＣ）２
０４はハ―ドディスクドライブ（ＨＤＤ）２０５のデ―
タ入出力制御を行うものである。ＨＤＤ２０５はＣＰＵ
２０１から転送されるデ―タをメモリする。ＣＰＵ２０
１とＲＡＭ２０２，２０３間、及びＣＰＵ２０１とＨＤ
Ｃ，更にＨＤＤ間ははそれぞれ８ビットデ―タバスで接
続されている。
―タ転送方式としては、図２に示す方式がある。図２は
従来例の回路構成を示すブロック図である。ＣＰＵ２０
１は１６ビットで動作する。ＲＡＭ２０２，２０３には
アドレス情報がメモリされており、ＲＡＭ２０２には奇
数アドレスが、ＲＡＭ２０３には偶数アドレスがメモリ
されている。ハ―ドディスクコントロ―ラ（ＨＤＣ）２
０４はハ―ドディスクドライブ（ＨＤＤ）２０５のデ―
タ入出力制御を行うものである。ＨＤＤ２０５はＣＰＵ
２０１から転送されるデ―タをメモリする。ＣＰＵ２０
１とＲＡＭ２０２，２０３間、及びＣＰＵ２０１とＨＤ
Ｃ，更にＨＤＤ間ははそれぞれ８ビットデ―タバスで接
続されている。
【０００３】次に、ＨＤＤ２０５にデ―タを転送して書
込むまでの動作を説明する。
込むまでの動作を説明する。
【０００４】１．ＣＰＵ２０１はデ―タの書込み要求を
受理した後、ＨＤＣ２０４へデ―タを転送する処理を行
う為にＲＯＭからデ―タを読込む。
受理した後、ＨＤＣ２０４へデ―タを転送する処理を行
う為にＲＯＭからデ―タを読込む。
【０００５】２．ＣＰＵ２０１はＨＤＣ２０４へデ―タ
を送るために指定されたメモリをアクセスする。即ち、
ＲＡＭ２０２には奇数アドレスのデ―タが、ＲＡＭ２０
３には偶数アドレスのデ―タが入っているので、このメ
モリのアクセスはＲＡＭ２０２とＲＡＭ２０３を交互に
アクセスする。尚このデ―タは１６ビット幅であるが上
位、下位の８ビット幅ずつに分割されている。
を送るために指定されたメモリをアクセスする。即ち、
ＲＡＭ２０２には奇数アドレスのデ―タが、ＲＡＭ２０
３には偶数アドレスのデ―タが入っているので、このメ
モリのアクセスはＲＡＭ２０２とＲＡＭ２０３を交互に
アクセスする。尚このデ―タは１６ビット幅であるが上
位、下位の８ビット幅ずつに分割されている。
【０００６】３．ＲＯＭ２０６からの情報によってＣＰ
Ｕ２０１は、ＲＡＭ２０２，２０３からのデ―タを内部
でソフト的に８ビットに変換しＨＤＣ２０４へ送出する
。
Ｕ２０１は、ＲＡＭ２０２，２０３からのデ―タを内部
でソフト的に８ビットに変換しＨＤＣ２０４へ送出する
。
【０００７】４．ＨＤＣ２０４へ送られたデ―タはＨＤ
Ｄ２０５へ送られ書込まれる。
Ｄ２０５へ送られ書込まれる。
【０００８】
【発明が解決しようとする課題】以上説明したように従
来のデ―タ転送方式では、ＲＡＭ２０２，２０３の１６
ビットのデ―タをＣＰＵ２０１の内部でソフトウェアに
より８ビットに変換しているので、この変換処理に時間
がかかる。又、ＨＤＣ２０４はＣＰＵ２０１の２倍以上
の高速クロックで動作が可能であるにかかわらず、ＣＰ
Ｕ２０１の転送速度が遅いのでＨＤＣ２０４の処理が遅
いという問題があった。
来のデ―タ転送方式では、ＲＡＭ２０２，２０３の１６
ビットのデ―タをＣＰＵ２０１の内部でソフトウェアに
より８ビットに変換しているので、この変換処理に時間
がかかる。又、ＨＤＣ２０４はＣＰＵ２０１の２倍以上
の高速クロックで動作が可能であるにかかわらず、ＣＰ
Ｕ２０１の転送速度が遅いのでＨＤＣ２０４の処理が遅
いという問題があった。
【０００９】
【課題を解決するための手段】本発明のハ―ドディスク
へのデ―タ転送方式は、１６ビットで動作するＣＰＵと
、奇数アドレスと偶数アドレスのデ―タを各々メモリし
た２個のＲＡＭと、前記ＣＰＵと前記２個のＲＡＭとを
接続する２本の８ビットデ―タバスと、前記ＣＰＵとデ
―タバスで接続されたＲＯＭとで構成されたデ―タ処理
回路の前記２個のＲＡＭの格納するデ―タを他に設けら
れた８ビットで動作するハ―ドディスク装置へ転送する
デ―タ転送方式において、前記２本の８ビットデ―タバ
スを分岐しその先端に接続された前記デ―タの通過を制
御する双方向性のバッファ回路と、前記バッファ回路を
通過した前記デ―タのビット構成を８ビット並列構成の
１６ビットから８ビットに変換或いはこの逆変換を行う
多重回路と、前記多重回路の出力する前記デ―タの書込
み、或いは読込みを行うハ―ドディスク装置とから構成
されている。
へのデ―タ転送方式は、１６ビットで動作するＣＰＵと
、奇数アドレスと偶数アドレスのデ―タを各々メモリし
た２個のＲＡＭと、前記ＣＰＵと前記２個のＲＡＭとを
接続する２本の８ビットデ―タバスと、前記ＣＰＵとデ
―タバスで接続されたＲＯＭとで構成されたデ―タ処理
回路の前記２個のＲＡＭの格納するデ―タを他に設けら
れた８ビットで動作するハ―ドディスク装置へ転送する
デ―タ転送方式において、前記２本の８ビットデ―タバ
スを分岐しその先端に接続された前記デ―タの通過を制
御する双方向性のバッファ回路と、前記バッファ回路を
通過した前記デ―タのビット構成を８ビット並列構成の
１６ビットから８ビットに変換或いはこの逆変換を行う
多重回路と、前記多重回路の出力する前記デ―タの書込
み、或いは読込みを行うハ―ドディスク装置とから構成
されている。
【００１０】或いは、前記多重回路は前期デ―タのビッ
ト構成とデ―タ速度を８ビット並列構成の１６ビットか
らデ―タ速度２倍速の８ビットに変換、或いはこの逆変
換を行う。
ト構成とデ―タ速度を８ビット並列構成の１６ビットか
らデ―タ速度２倍速の８ビットに変換、或いはこの逆変
換を行う。
【００１１】
【実施例】次に本発明の実施例について図を参照し説明
する。図１は本実施例の回路構成を示すブロック図であ
る。従来例と構成上異なる点は、ＣＰＵ１０１からＨＤ
Ｃ１０４方向のデ―タ転送路上にバッファ回路１０７と
多重回路１０８と制御回路１０９が付加されている点で
ある。バッファ回路１０７はＨＤＣ１０４方向の転送デ
―タに対し、入力ゲ―トの開閉を行い転送デ―タのみを
通過させる双方向性のゲ―ト回路を有している。又、多
重回路１０８は２本の８ビットデ―タバスによって送ら
れて来る１６ビットのデ―タを、１本の８ビットデ―タ
に多重変換する。この時同時にデ―タ速度を例えば２倍
に高速化している。制御回路１０９はＣＰＵ１０１から
の制御信号により、バッファ回路１０７に対してはゲ―
トの開閉指示を行い又、多重回路１０８に対してはデ―
タ速度２倍速のクロックを供給するなどしている。
する。図１は本実施例の回路構成を示すブロック図であ
る。従来例と構成上異なる点は、ＣＰＵ１０１からＨＤ
Ｃ１０４方向のデ―タ転送路上にバッファ回路１０７と
多重回路１０８と制御回路１０９が付加されている点で
ある。バッファ回路１０７はＨＤＣ１０４方向の転送デ
―タに対し、入力ゲ―トの開閉を行い転送デ―タのみを
通過させる双方向性のゲ―ト回路を有している。又、多
重回路１０８は２本の８ビットデ―タバスによって送ら
れて来る１６ビットのデ―タを、１本の８ビットデ―タ
に多重変換する。この時同時にデ―タ速度を例えば２倍
に高速化している。制御回路１０９はＣＰＵ１０１から
の制御信号により、バッファ回路１０７に対してはゲ―
トの開閉指示を行い又、多重回路１０８に対してはデ―
タ速度２倍速のクロックを供給するなどしている。
【００１２】次に、ＨＤＤ１０５にデ―タを転送して書
込むまでの動作を説明する。
込むまでの動作を説明する。
【００１３】１．ＣＰＵ１０１はデ―タの書込み要求を
受理した後、ＨＤＣ１０４へデ―タを転送する処理を行
う為にＲＯＭからデ―タを読込む。
受理した後、ＨＤＣ１０４へデ―タを転送する処理を行
う為にＲＯＭからデ―タを読込む。
【００１４】２．ＲＡＭ１０２，１０３のデ―タは、Ｃ
ＰＵ１０１内のＤＭＡコントロ―ラによって直接１６ビ
ット幅でバッファ回路１０７へ送られる。バッファ回路
１０７は制御回路１０９からの制御信号によりゲ―トを
開きデ―タを多重回路１０８へ送る。
ＰＵ１０１内のＤＭＡコントロ―ラによって直接１６ビ
ット幅でバッファ回路１０７へ送られる。バッファ回路
１０７は制御回路１０９からの制御信号によりゲ―トを
開きデ―タを多重回路１０８へ送る。
【００１５】３．多重回路１０８は制御回路１０９から
の高速クロックにより２本の８ビットバスで送られて来
た１６ビットのデ―タを時分割で多重変換して２倍速８
ビットのデ―タにしてＨＤＣ１０４へ送る。
の高速クロックにより２本の８ビットバスで送られて来
た１６ビットのデ―タを時分割で多重変換して２倍速８
ビットのデ―タにしてＨＤＣ１０４へ送る。
【００１６】４．ＨＤＣ１０４へ送られたデ―タはＨＤ
Ｄ１０５へ送られ書込まれる。
Ｄ１０５へ送られ書込まれる。
【００１７】以上説明したのはＨＤＤ１０５への書込み
方向であるが、逆の読込み方向についても、以上と同様
な逆処理工程が行われる。
方向であるが、逆の読込み方向についても、以上と同様
な逆処理工程が行われる。
【００１８】
【発明の効果】以上説明したように本発明のハ―ドディ
スク装置へのデ―タ転送方式は、転送デ―タの１６ビッ
トから８ビットへのビット変換を、ソフトウェアでなく
ハ―ドウェアで行っているの変換処理時間が短くでき、
又ビット変換時にデ―タ速度を２倍速としているのでハ
―ドディスクコントロ―ルの制御処理も速くできるので
、全体としてハ―ドディスク装置へのデ―タ転送時間を
短くできるという効果がある。
スク装置へのデ―タ転送方式は、転送デ―タの１６ビッ
トから８ビットへのビット変換を、ソフトウェアでなく
ハ―ドウェアで行っているの変換処理時間が短くでき、
又ビット変換時にデ―タ速度を２倍速としているのでハ
―ドディスクコントロ―ルの制御処理も速くできるので
、全体としてハ―ドディスク装置へのデ―タ転送時間を
短くできるという効果がある。
【図１】本実施例の回路構成を示すブロック図である。
【図２】従来例の回路構成を示すブロック図である。
１０１，２０１ ＣＰＵ
１０２，１０３，２０２，２０３ ＲＡＭ１０４
，２０４ ハ―ドディスクコントロ―ラ（ＨＤＣ
） １０５，２０５ ハ―ドディスクドライブ（ＨＤ
Ｄ）１０６，２０６ ＲＯＭ １０７ バッファ回路 １０８ 多重回路 １０９ 制御回路
，２０４ ハ―ドディスクコントロ―ラ（ＨＤＣ
） １０５，２０５ ハ―ドディスクドライブ（ＨＤ
Ｄ）１０６，２０６ ＲＯＭ １０７ バッファ回路 １０８ 多重回路 １０９ 制御回路
Claims (2)
- 【請求項１】 １６ビットで動作するＣＰＵと、奇数
アドレスと偶数アドレスのデ―タを各々メモリした２個
のＲＡＭと、前記ＣＰＵと前記２個のＲＡＭとを接続す
る２本の８ビットデ―タバスと、前記ＣＰＵとデ―タバ
スで接続されたＲＯＭとで構成されたデ―タ処理回路の
前記２個のＲＡＭの格納するデ―タを他に設けられた８
ビットで動作するハ―ドディスク装置へ転送するデ―タ
転送方式において、前記２本の８ビットデ―タバスを分
岐しその先端に接続された前記デ―タの通過を制御する
双方向性のバッファ回路と、前記バッファ回路を通過し
た前記デ―タのビット構成を８ビット並列構成の１６ビ
ットから８ビットに変換或いはこの逆変換を行う多重回
路と、前記多重回路の出力する前記デ―タの書込み、或
いは読込みを行うハ―ドディスク装置とから構成された
ことを特徴とするハ―ドディスク装置へのデ―タ転送方
式。 - 【請求項２】前記多重回路は前期デ―タのビット構成と
デ―タ速度を８ビット並列構成の１６ビットからデ―タ
速度２倍速の８ビットに変換、或いはこの逆変換を行う
ことを特徴とする請求項１記載のハ―ドディスク装置へ
のデ―タ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5753991A JPH04293115A (ja) | 1991-03-22 | 1991-03-22 | ハードディスク装置へのデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5753991A JPH04293115A (ja) | 1991-03-22 | 1991-03-22 | ハードディスク装置へのデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04293115A true JPH04293115A (ja) | 1992-10-16 |
Family
ID=13058566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5753991A Pending JPH04293115A (ja) | 1991-03-22 | 1991-03-22 | ハードディスク装置へのデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04293115A (ja) |
-
1991
- 1991-03-22 JP JP5753991A patent/JPH04293115A/ja active Pending
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