JPH04255292A - 薄膜回路基板及びその製造方法 - Google Patents
薄膜回路基板及びその製造方法Info
- Publication number
- JPH04255292A JPH04255292A JP3016355A JP1635591A JPH04255292A JP H04255292 A JPH04255292 A JP H04255292A JP 3016355 A JP3016355 A JP 3016355A JP 1635591 A JP1635591 A JP 1635591A JP H04255292 A JPH04255292 A JP H04255292A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric constant
- insulator
- low dielectric
- layer
- signal transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 title abstract 3
- 239000010410 layer Substances 0.000 claims abstract description 47
- 239000012212 insulator Substances 0.000 claims abstract description 41
- 230000008054 signal transmission Effects 0.000 claims abstract description 24
- 239000004020 conductor Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000002344 surface layer Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims description 3
- 239000004642 Polyimide Substances 0.000 abstract description 9
- 229920001721 polyimide Polymers 0.000 abstract description 9
- 239000011229 interlayer Substances 0.000 abstract description 8
- 230000001070 adhesive effect Effects 0.000 abstract description 6
- 239000000853 adhesive Substances 0.000 abstract description 5
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 239000004809 Teflon Substances 0.000 description 2
- 229920006362 Teflon® Polymers 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/024—Dielectric details, e.g. changing the dielectric material around a transmission line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/145—Organic substrates, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/07—Electric details
- H05K2201/0707—Shielding
- H05K2201/0715—Shielding provided by an outer layer of PCB
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
- H05K2203/1184—Underetching, e.g. etching of substrate under conductors or etching of conductor under dielectrics; Means for allowing or controlling underetching
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/0041—Etching of the substrate by chemical or physical means by plasma etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S428/00—Stock material or miscellaneous articles
- Y10S428/901—Printed circuit
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
- Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/31504—Composite [nonstructural laminate]
- Y10T428/31678—Of metal
- Y10T428/31681—Next to polyester, polyamide or polyimide [e.g., alkyd, glue, or nylon, etc.]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、薄膜回路基板及びその
製造方法に関するものである。
製造方法に関するものである。
【0002】近年、電算機を初めとする電子機器の処理
速度の高速化の要求に伴い、回路基板上のマイクロスト
リップラインの信号伝播速度を高速にすることが求めら
れている。
速度の高速化の要求に伴い、回路基板上のマイクロスト
リップラインの信号伝播速度を高速にすることが求めら
れている。
【0003】周知のように、回路の信号伝播速度は絶縁
体の誘電率で定まり、誘電率の低い絶縁体を使用した薄
膜回路基板が種々提案されている。
体の誘電率で定まり、誘電率の低い絶縁体を使用した薄
膜回路基板が種々提案されている。
【0004】
【従来の技術】従来、信号伝播速度の高速化を目的とし
た薄膜回路基板の絶縁材料としては、一般的に多用され
る通常のポリイミド(誘電率3.3)に比して誘電率の
低いフッソ化ポリイミド(誘電率2.7)、あるいはテ
フロン系の材料(誘電率2以下)が提案されている。
た薄膜回路基板の絶縁材料としては、一般的に多用され
る通常のポリイミド(誘電率3.3)に比して誘電率の
低いフッソ化ポリイミド(誘電率2.7)、あるいはテ
フロン系の材料(誘電率2以下)が提案されている。
【0005】
【発明が解決しようとする課題】しかし、上述した低誘
電率材料は、下地との接着力が弱い上に、厚く塗布する
ことができないという欠点を有し、さらに、テフロン系
の材料は、フッソ系の有機溶剤に侵されるために、はん
だ付け後の洗浄あるいはVPS(ベーパフェーズソルダ
リング)の適用において大きな問題を有するという欠点
を有するものであった。
電率材料は、下地との接着力が弱い上に、厚く塗布する
ことができないという欠点を有し、さらに、テフロン系
の材料は、フッソ系の有機溶剤に侵されるために、はん
だ付け後の洗浄あるいはVPS(ベーパフェーズソルダ
リング)の適用において大きな問題を有するという欠点
を有するものであった。
【0006】また、上記問題を解決するために、図11
に示すように、信号伝送路1を接着力の高い通常のポリ
イミドによる絶縁体層3と、低誘電率絶縁体2による絶
縁層により挟み付けて絶縁層を形成することも考えられ
るが、このような構成においても、誘電率の低減効果は
、最大でも各々の誘電率の平均値程度までしか得られな
い上に、接着力にも未だ問題を有するという欠点を有す
るものであった。
に示すように、信号伝送路1を接着力の高い通常のポリ
イミドによる絶縁体層3と、低誘電率絶縁体2による絶
縁層により挟み付けて絶縁層を形成することも考えられ
るが、このような構成においても、誘電率の低減効果は
、最大でも各々の誘電率の平均値程度までしか得られな
い上に、接着力にも未だ問題を有するという欠点を有す
るものであった。
【0007】なお、図11において4はグランド層を示
すものである。本発明は、以上の欠点を解消すべくなさ
れたものであって、層間接着力を低下させることなく誘
電率の低減効果の高めた薄膜回路基板、及びその製造方
法を提供することを目的とする。
すものである。本発明は、以上の欠点を解消すべくなさ
れたものであって、層間接着力を低下させることなく誘
電率の低減効果の高めた薄膜回路基板、及びその製造方
法を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明によれば上記目的
は、実施例に対応する図1に示すように、絶縁層を介し
て複数層の導体層を形成してなる薄膜回路基板において
、前記導体層の信号伝送路1を低誘電率絶縁体2により
包囲し、かつ該低誘電率絶縁体2を接着性の良好な絶縁
体層3により包囲したことを特徴とする薄膜回路基板を
提供することにより達成される。
は、実施例に対応する図1に示すように、絶縁層を介し
て複数層の導体層を形成してなる薄膜回路基板において
、前記導体層の信号伝送路1を低誘電率絶縁体2により
包囲し、かつ該低誘電率絶縁体2を接着性の良好な絶縁
体層3により包囲したことを特徴とする薄膜回路基板を
提供することにより達成される。
【0009】また、この薄膜回路基板は、表層に信号伝
送路1がパターン形成される接着性の良好な絶縁体層3
を等方的エッチング手段により、少なくとも前記信号伝
送路1をアンダーカット状態で支持する部位を除いて除
去した後、低誘電率絶縁体2をコーティングし、次いで
、前記低誘電率絶縁体2を信号伝送路1の周囲を除いて
エッチング除去した後、接着性の良好な絶縁材料からな
る絶縁体層3をコーティング形成する工程を含む薄膜回
路基板の製造方法により得ることができる。
送路1がパターン形成される接着性の良好な絶縁体層3
を等方的エッチング手段により、少なくとも前記信号伝
送路1をアンダーカット状態で支持する部位を除いて除
去した後、低誘電率絶縁体2をコーティングし、次いで
、前記低誘電率絶縁体2を信号伝送路1の周囲を除いて
エッチング除去した後、接着性の良好な絶縁材料からな
る絶縁体層3をコーティング形成する工程を含む薄膜回
路基板の製造方法により得ることができる。
【0010】
【作用】上記構成に基づき、信号伝送路1は低誘電率絶
縁体2により包囲され、実質的に低い誘電率を得ること
が可能になる。
縁体2により包囲され、実質的に低い誘電率を得ること
が可能になる。
【0011】さらに、一般に接着性の悪い低誘電率絶縁
体2は接着性の良好な絶縁層により包囲されるために、
接着性の補償がなされる。
体2は接着性の良好な絶縁層により包囲されるために、
接着性の補償がなされる。
【0012】
【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。
基づいて詳細に説明する。
【0013】図1において本発明に係る薄膜回路基板が
、図2以下においてその製造方法が示されており、先ず
、グランド層4上に接着性の良好で、一般的に誘電率の
高いポリイミドがコーティングされて絶縁体層3が形成
される。このポリイミドとしては、通常の薄膜工程にお
いて多用されるものが使用される。
、図2以下においてその製造方法が示されており、先ず
、グランド層4上に接着性の良好で、一般的に誘電率の
高いポリイミドがコーティングされて絶縁体層3が形成
される。このポリイミドとしては、通常の薄膜工程にお
いて多用されるものが使用される。
【0014】この後、上記絶縁体層3の表層に例えば、
スパッタ、エッチング工程等の周知の工程を経て導体層
が形成される。この導体層は、複数の信号伝送路1と層
間コンタクト用ランド5とから構成され、図2において
は、左側に信号伝送路1が、右側に層間コンタクト用ラ
ンド5の一つが示されている。
スパッタ、エッチング工程等の周知の工程を経て導体層
が形成される。この導体層は、複数の信号伝送路1と層
間コンタクト用ランド5とから構成され、図2において
は、左側に信号伝送路1が、右側に層間コンタクト用ラ
ンド5の一つが示されている。
【0015】以上のようにして表層に導体層が形成され
た絶縁体層3には、信号伝送路1と層間コンタクト用ラ
ンド5をマスクとして、例えばヒドラジンを使用したウ
エットエッチング法、あるいはプラズマエッチング等の
ドライエッチング法により等方的エッチングが施される
。
た絶縁体層3には、信号伝送路1と層間コンタクト用ラ
ンド5をマスクとして、例えばヒドラジンを使用したウ
エットエッチング法、あるいはプラズマエッチング等の
ドライエッチング法により等方的エッチングが施される
。
【0016】全方向にエッチングが進行する等方的エッ
チングにより、上記絶縁体層3は信号伝送路1と層間コ
ンタクト用ランド5の外周縁から内方に向けてえぐられ
る結果、図3に示すように、裏面中央部のみが絶縁体層
3により支持されて両端が浮いたアンダーカット状態の
導体層が得られ、次いで、その表層全面に渡り、フッソ
化ポリイミド、あるいはテフロン系ポリイミド等の低誘
電率絶縁体2がコーティングされる。
チングにより、上記絶縁体層3は信号伝送路1と層間コ
ンタクト用ランド5の外周縁から内方に向けてえぐられ
る結果、図3に示すように、裏面中央部のみが絶縁体層
3により支持されて両端が浮いたアンダーカット状態の
導体層が得られ、次いで、その表層全面に渡り、フッソ
化ポリイミド、あるいはテフロン系ポリイミド等の低誘
電率絶縁体2がコーティングされる。
【0017】上記低誘電率絶縁体2層の形成は周知のス
ピンコート法等を利用して行われ、このコーティング工
程により、信号伝送路1と層間コンタクト用ランド5の
外周縁下方に形成されたアンダーカット部6は低誘電率
絶縁体2で埋められる(図4参照)。
ピンコート法等を利用して行われ、このコーティング工
程により、信号伝送路1と層間コンタクト用ランド5の
外周縁下方に形成されたアンダーカット部6は低誘電率
絶縁体2で埋められる(図4参照)。
【0018】次いで、図5に示すように、信号伝送路1
に対応する部位にレジスト7を塗布した後、RIE(R
eactive Ion Etching)によりエッ
チングして信号伝送路1の周囲と層間コンタクト用ラン
ド5のアンダーカット部6に侵入した部位を除いて低誘
電率絶縁体2を除去し、信号伝送路1上部のレジスト7
を剥離する(図6参照)。この状態において、図7に示
すように、周囲が低誘電率絶縁体2により包囲された信
号伝送路1が得られる。
に対応する部位にレジスト7を塗布した後、RIE(R
eactive Ion Etching)によりエッ
チングして信号伝送路1の周囲と層間コンタクト用ラン
ド5のアンダーカット部6に侵入した部位を除いて低誘
電率絶縁体2を除去し、信号伝送路1上部のレジスト7
を剥離する(図6参照)。この状態において、図7に示
すように、周囲が低誘電率絶縁体2により包囲された信
号伝送路1が得られる。
【0019】この後、さらにその表層全面に渡って接着
性の良好な絶縁体をコーティングして絶縁体層3を形成
し、さらにコンタクトホール9を選択エッチングする(
図8、図9参照)。なお図8において7はエッチング作
業に際して絶縁体層3に塗布されるレジストを示すもの
である。この場合、コンタクトホール9のエッチング性
の向上を図るために、絶縁体として感光性ポリイミドを
使用するのが望ましい。
性の良好な絶縁体をコーティングして絶縁体層3を形成
し、さらにコンタクトホール9を選択エッチングする(
図8、図9参照)。なお図8において7はエッチング作
業に際して絶縁体層3に塗布されるレジストを示すもの
である。この場合、コンタクトホール9のエッチング性
の向上を図るために、絶縁体として感光性ポリイミドを
使用するのが望ましい。
【0020】この工程により、信号伝送路1の周囲は略
全域に渡って低誘電率絶縁体2に包囲された状態となり
、かつ接着性の悪い低誘電率絶縁体2は、接着性の良好
な絶縁体層3に包囲されることから接着力の改善が図ら
れ、次いでその表層全面に渡って導体層を積層した後、
エッチングを行ってヴィア8、及び上部導体層10が形
成される。
全域に渡って低誘電率絶縁体2に包囲された状態となり
、かつ接着性の悪い低誘電率絶縁体2は、接着性の良好
な絶縁体層3に包囲されることから接着力の改善が図ら
れ、次いでその表層全面に渡って導体層を積層した後、
エッチングを行ってヴィア8、及び上部導体層10が形
成される。
【0021】
【発明の効果】以上の説明から明らかなように、本発明
によれば、信号伝送路の周囲は低誘電率絶縁体により包
囲されるために、実質的に低い誘電率を得ることができ
、信号の伝搬速度を向上させることができる。
によれば、信号伝送路の周囲は低誘電率絶縁体により包
囲されるために、実質的に低い誘電率を得ることができ
、信号の伝搬速度を向上させることができる。
【0022】また、上下の導体層間には接着性の良好な
絶縁層が介在するために、層間の接着性の低下を防止す
ることができる。
絶縁層が介在するために、層間の接着性の低下を防止す
ることができる。
【図1】本発明の実施例を示す図である。
【図2】本発明の第一工程を示す図である。
【図3】本発明の第二工程を示す図である。
【図4】本発明の第三工程を示す図である。
【図5】本発明の第四工程を示す図である。
【図6】本発明の第五工程を示す図である。
【図7】図6によるパターン概念図である。
【図8】本発明の第六工程を示す図である。
【図9】本発明の第七工程を示す図である。
【図10】本発明の第八工程を示す図である。
【図11】従来例を示す図である。
1 信号伝送路
2 低誘電率絶縁体
3 接着性の良好な絶縁体層
Claims (2)
- 【請求項1】絶縁層を介して複数層の導体層を形成して
なる薄膜回路基板において、前記導体層の信号伝送路(
1)を低誘電率絶縁体(2)により包囲し、かつ該低誘
電率絶縁体(2)を接着性の良好な絶縁体層(3)によ
り包囲したことを特徴とする薄膜回路基板。 - 【請求項2】表層に信号伝送路(1)がパターン形成さ
れる接着性の良好な絶縁体層(3)を等方的エッチング
手段により、少なくとも前記信号伝送路(1)をアンダ
ーカット状態で支持する部位を除いて除去した後、低誘
電率絶縁体(2)をコーティングし、次いで、前記低誘
電率絶縁体(2)を信号伝送路(1)の周囲を除いてエ
ッチング除去した後、接着性の良好な絶縁材料からなる
絶縁体層(3)をコーティング形成する工程を含む薄膜
回路基板の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1635591A JP2500235B2 (ja) | 1991-02-07 | 1991-02-07 | 薄膜回路基板及びその製造方法 |
EP19920300985 EP0502614B1 (en) | 1991-02-07 | 1992-02-06 | Thin film circuit substrate and processes for its manufacture |
DE1992633225 DE69233225T2 (de) | 1991-02-07 | 1992-02-06 | Substrat für Dünnschichtschaltung und Verfahren zur Herstellung desselben |
US08/038,272 US5298114A (en) | 1991-02-07 | 1993-03-29 | Thin film circuit substrate and process for the manufacture thereof |
US08/302,085 US6110568A (en) | 1991-02-07 | 1994-09-07 | Thin film circuit substrate and process for the manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1635591A JP2500235B2 (ja) | 1991-02-07 | 1991-02-07 | 薄膜回路基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04255292A true JPH04255292A (ja) | 1992-09-10 |
JP2500235B2 JP2500235B2 (ja) | 1996-05-29 |
Family
ID=11914045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1635591A Expired - Fee Related JP2500235B2 (ja) | 1991-02-07 | 1991-02-07 | 薄膜回路基板及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5298114A (ja) |
EP (1) | EP0502614B1 (ja) |
JP (1) | JP2500235B2 (ja) |
DE (1) | DE69233225T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008117846A (ja) * | 2006-11-01 | 2008-05-22 | Nippon Mektron Ltd | 多層フレキシブルプリント配線板およびその製造法 |
JP2013084842A (ja) * | 2011-10-12 | 2013-05-09 | Fujitsu Ltd | 配線構造及びその製造方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5403437A (en) * | 1993-11-05 | 1995-04-04 | Texas Instruments Incorporated | Fluorosurfactant in photoresist for amorphous "Teflon" patterning |
US5447600A (en) * | 1994-03-21 | 1995-09-05 | Texas Instruments | Polymeric coatings for micromechanical devices |
JP2560637B2 (ja) * | 1994-04-28 | 1996-12-04 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
ATE195201T1 (de) * | 1994-06-03 | 2000-08-15 | Du Pont | Fluorploymer-schutzschicht für hochtemperatursupraleitende schicht und photostruktur davon |
JPH0855913A (ja) * | 1994-06-07 | 1996-02-27 | Texas Instr Inc <Ti> | サブミクロン相互接続の選択的空隙充填方法 |
US6053617A (en) * | 1994-09-23 | 2000-04-25 | Texas Instruments Incorporated | Manufacture method for micromechanical devices |
AU5769300A (en) * | 1999-06-29 | 2001-01-31 | Sun Microsystems, Inc. | Method and apparatus for adjusting electrical characteristics of signal traces in layered circuit boards |
US7658709B2 (en) * | 2003-04-09 | 2010-02-09 | Medtronic, Inc. | Shape memory alloy actuators |
US11574862B2 (en) * | 2019-04-23 | 2023-02-07 | Intel Corporation | Optimal signal routing performance through dielectric material configuration designs in package substrate |
US20210028101A1 (en) * | 2019-07-25 | 2021-01-28 | Intel Corporation | Embedded patch for local material property modulation |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS542667A (en) * | 1977-06-08 | 1979-01-10 | Fujitsu Ltd | Manufacture of semiconductor device |
US4689110A (en) * | 1983-12-22 | 1987-08-25 | Trw Inc. | Method of fabricating multilayer printed circuit board structure |
US4647508A (en) * | 1984-07-09 | 1987-03-03 | Rogers Corporation | Flexible circuit laminate |
JPS6154674A (ja) * | 1984-08-25 | 1986-03-18 | Fujitsu Ltd | 超高周波集積回路装置 |
US4758476A (en) * | 1984-12-12 | 1988-07-19 | Hitachi Chemical Company, Ltd. | Polyimide precursor resin composition and semiconductor device using the same |
JPS62188399A (ja) * | 1986-02-14 | 1987-08-17 | 日本電気株式会社 | セラミツク配線基板 |
US4931354A (en) * | 1987-11-02 | 1990-06-05 | Murata Manufacturing Co., Ltd. | Multilayer printed circuit board |
JPH01298764A (ja) * | 1988-05-26 | 1989-12-01 | Nec Corp | 半導体記憶装置 |
EP0393635B1 (en) * | 1989-04-21 | 1997-09-03 | Nec Corporation | Semiconductor device having multi-level wirings |
US4970106A (en) * | 1989-06-02 | 1990-11-13 | International Business Machines Corporation | Thin film multilayer laminate interconnection board |
US5227013A (en) * | 1991-07-25 | 1993-07-13 | Microelectronics And Computer Technology Corporation | Forming via holes in a multilevel substrate in a single step |
-
1991
- 1991-02-07 JP JP1635591A patent/JP2500235B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-06 DE DE1992633225 patent/DE69233225T2/de not_active Expired - Fee Related
- 1992-02-06 EP EP19920300985 patent/EP0502614B1/en not_active Expired - Lifetime
-
1993
- 1993-03-29 US US08/038,272 patent/US5298114A/en not_active Expired - Lifetime
-
1994
- 1994-09-07 US US08/302,085 patent/US6110568A/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008117846A (ja) * | 2006-11-01 | 2008-05-22 | Nippon Mektron Ltd | 多層フレキシブルプリント配線板およびその製造法 |
JP2013084842A (ja) * | 2011-10-12 | 2013-05-09 | Fujitsu Ltd | 配線構造及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0502614A2 (en) | 1992-09-09 |
US5298114A (en) | 1994-03-29 |
EP0502614B1 (en) | 2003-10-08 |
DE69233225T2 (de) | 2004-07-01 |
US6110568A (en) | 2000-08-29 |
EP0502614A3 (en) | 1993-01-20 |
JP2500235B2 (ja) | 1996-05-29 |
DE69233225D1 (de) | 2003-11-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4920639A (en) | Method of making a multilevel electrical airbridge interconnect | |
JP3074713B2 (ja) | 半導体装置の製造方法 | |
KR100474032B1 (ko) | 인덕터부품 및 그 인덕턴스값 조정방법 | |
JPH04255292A (ja) | 薄膜回路基板及びその製造方法 | |
KR950004455A (ko) | 반도체 장치 및 그 제조방법 | |
US5362550A (en) | Thin film circuit board and its manufacturing process | |
JP2938341B2 (ja) | 同軸構造の配線の形成方法 | |
JPH04167596A (ja) | 多層配線基板 | |
JP2871222B2 (ja) | 配線基板の製造方法 | |
JPH0685158A (ja) | 電気伝送線路およびその製造方法 | |
JP2752305B2 (ja) | 回路基板 | |
KR920006186B1 (ko) | 배선용 콘택홀 형성방법 | |
JP2004079818A (ja) | 配線基板およびその製造方法 | |
KR0163867B1 (ko) | 티자형 도전 배선을 갖는 인쇄회로기판 및 그 제조방법 | |
JPS6378552A (ja) | スル−ホ−ルの形成方法 | |
JP2917909B2 (ja) | 多層配線基板の製造方法 | |
JPS61145841A (ja) | 配線体及びその製造方法 | |
JPS6260241A (ja) | 多層配線構造の製造方法 | |
JPH0231448A (ja) | 半導体装置の製造方法 | |
JPS6261334A (ja) | パタ−ンの形成方法 | |
JPH0365674B2 (ja) | ||
JP2004281729A (ja) | 高周波回路製作方法及び高周波回路構造 | |
JPH07263865A (ja) | 薄膜多層配線基板 | |
JPH0376791B2 (ja) | ||
JPS6163087A (ja) | 多層配線板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960123 |
|
LAPS | Cancellation because of no payment of annual fees |