JPH04251467A - ディスク制御装置 - Google Patents
ディスク制御装置Info
- Publication number
- JPH04251467A JPH04251467A JP38591A JP38591A JPH04251467A JP H04251467 A JPH04251467 A JP H04251467A JP 38591 A JP38591 A JP 38591A JP 38591 A JP38591 A JP 38591A JP H04251467 A JPH04251467 A JP H04251467A
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- JP
- Japan
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- processing circuit
- control
- circuit
- disk controller
- control processing
- Prior art date
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- Pending
Links
- 238000012545 processing Methods 0.000 claims abstract description 50
- 238000012937 correction Methods 0.000 claims abstract description 7
- 238000011017 operating method Methods 0.000 claims 1
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディスク制御装置に関
し、特に複数の上位装置とインタフェースする複数の処
理回路系を有し、１個のディスク装置とデータ授受を行
うディスク制御装置に関する。
し、特に複数の上位装置とインタフェースする複数の処
理回路系を有し、１個のディスク装置とデータ授受を行
うディスク制御装置に関する。
【０００２】
【従来の技術】従来のディスク制御装置は、複数の上位
装置の内の１つの上位装置から選択され、バスが接続さ
れた後に、その上位装置からコマンドを受信した場合に
、コマンドが終了してバスが解放された後に、他の上位
装置からのコマンドを受信していた。
装置の内の１つの上位装置から選択され、バスが接続さ
れた後に、その上位装置からコマンドを受信した場合に
、コマンドが終了してバスが解放された後に、他の上位
装置からのコマンドを受信していた。
【０００３】
【発明が解決しようとする課題】上述した従来のディス
ク制御装置は、複数の上位装置の内の１つの上位装置か
らのコマンドを受信すると、そのコマンドを完了するま
で他の上位装置からのコマンドを受信することができず
、複数の上位装置に対する処理効率を低下させるという
欠点がある。
ク制御装置は、複数の上位装置の内の１つの上位装置か
らのコマンドを受信すると、そのコマンドを完了するま
で他の上位装置からのコマンドを受信することができず
、複数の上位装置に対する処理効率を低下させるという
欠点がある。
【０００４】
【課題を解決するための手段】本発明のディスク制御装
置は、ディスク制御装置本体の動作を制御する制御用処
理回路、コマンド終了の報告を受け渡すための内部制御
用処理回路、上位装置とのインタフェース制御回路、誤
り修正回路、リードライト制御回路、ＲＡＭを備えた処
理回路系と、前記ディスク制御装置本体の動作を制御す
る前記処理回路系の動作手順を格納したＲＯＭとを有し
、前記上位装置と前記ディスク制御装置本体とのデータ
信号及び制御信号の授受を行うために前記処理回路系と
前記ＲＯＭとを複数個備えている。
置は、ディスク制御装置本体の動作を制御する制御用処
理回路、コマンド終了の報告を受け渡すための内部制御
用処理回路、上位装置とのインタフェース制御回路、誤
り修正回路、リードライト制御回路、ＲＡＭを備えた処
理回路系と、前記ディスク制御装置本体の動作を制御す
る前記処理回路系の動作手順を格納したＲＯＭとを有し
、前記上位装置と前記ディスク制御装置本体とのデータ
信号及び制御信号の授受を行うために前記処理回路系と
前記ＲＯＭとを複数個備えている。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すブロック図
である。図１において、インタフェース制御回路５Ａは
、上位装置のＨＯＳＴ９Ａとの間で、データ信号及び制
御信号の授受を行ない、以下に述べるディスク制御装置
内のＲＡＭ４と上位装置のＨＯＳＴ９Ａ間のデータ転送
およびＲＡＭ４から上位装置へのコマンド終了情報の転
送ならびに制御用処理回路２へのコマンドの転送を行な
う。制御用処理回路２は、ＲＯＭ３に格納されている動
作手順にしたがって、ディスク制御装置１の動作を制御
する回路で、データバスライン２１によって、インタフ
ェース制御回路５，ＲＯＭ３，ＲＡＭ４，書き込み読み
出し制御回路（以下Ｒ／Ｗ制御回路Ｉという）６及び誤
り修正回路７と、アドレスバスライン２２によってＲＯ
Ｍ３及びＲＡＭ４と接続され、またデータバスライン２
３によって内部制御用処理回路１０と接続されている。 Ｒ／Ｗ制御回路６はＲＡＭ４とディスク装置８間の書き
込みまたは読み出し動作の制御をおこなう。また、ＲＡ
Ｍ４は、インタフェース制御回路５を介してＨＯＳＴ９
Ａから送られてくるデータやコマンドなどの制御信号、
Ｒ／Ｗ制御回路６を介してディスク装置８から送られて
くるデータ、誤り修正回路７にて生成された訂正情報に
よって修正されたデータを格納する。ＲＯＭ３は、制御
用処理回路２の各動作手順を格納しておく回路で、制御
用処理回路２からアドレスバスライン２２によってその
番地を指定され、データバスライン２１によって読みだ
される。内部制御用処理回路１０は、制御用処理回路２
からのコマンド終了の報告を受け、もう一方の制御用処
理回路１１に知らせる回路で、データバスライン２３に
よって制御用処理回路２と、またデータバスライン２４
によって制御用処理回路１１と接続されている。
て説明する。図１は本発明の一実施例を示すブロック図
である。図１において、インタフェース制御回路５Ａは
、上位装置のＨＯＳＴ９Ａとの間で、データ信号及び制
御信号の授受を行ない、以下に述べるディスク制御装置
内のＲＡＭ４と上位装置のＨＯＳＴ９Ａ間のデータ転送
およびＲＡＭ４から上位装置へのコマンド終了情報の転
送ならびに制御用処理回路２へのコマンドの転送を行な
う。制御用処理回路２は、ＲＯＭ３に格納されている動
作手順にしたがって、ディスク制御装置１の動作を制御
する回路で、データバスライン２１によって、インタフ
ェース制御回路５，ＲＯＭ３，ＲＡＭ４，書き込み読み
出し制御回路（以下Ｒ／Ｗ制御回路Ｉという）６及び誤
り修正回路７と、アドレスバスライン２２によってＲＯ
Ｍ３及びＲＡＭ４と接続され、またデータバスライン２
３によって内部制御用処理回路１０と接続されている。 Ｒ／Ｗ制御回路６はＲＡＭ４とディスク装置８間の書き
込みまたは読み出し動作の制御をおこなう。また、ＲＡ
Ｍ４は、インタフェース制御回路５を介してＨＯＳＴ９
Ａから送られてくるデータやコマンドなどの制御信号、
Ｒ／Ｗ制御回路６を介してディスク装置８から送られて
くるデータ、誤り修正回路７にて生成された訂正情報に
よって修正されたデータを格納する。ＲＯＭ３は、制御
用処理回路２の各動作手順を格納しておく回路で、制御
用処理回路２からアドレスバスライン２２によってその
番地を指定され、データバスライン２１によって読みだ
される。内部制御用処理回路１０は、制御用処理回路２
からのコマンド終了の報告を受け、もう一方の制御用処
理回路１１に知らせる回路で、データバスライン２３に
よって制御用処理回路２と、またデータバスライン２４
によって制御用処理回路１１と接続されている。
【０００６】図２は本実施例の制御用処理回路２の動作
を示すフローチャートである。いま、例えば複数の上位
装置のうち上位装置のＨＯＳＴ９Ａがディスク制御装置
（ＤＫＣ）１を選択してバスが接続され（ステップ１）
、上位装置ＨＯＳＴ９Ａからコマンドを受信したとする
。インタフェース制御回路５が受信したコマンドを制御
用処理回路２に渡すと（ステップ２）、制御用処理回路
２はコマンドの受信を内部制御用処理回路１０に知らせ
る（ステップ３）。そして、制御用処理回路２にバスの
使用権があるかを判断する（ステップ４）。制御用処理
回路２にバスの使用権が無い場合には、内部制御用処理
回路１０に制御用処理回路１１からのコマンド終了の報
告が来るまで待つ（ステップ５）。内部制御用処理回路
１０に制御用処理回路１１からのコマンド終了の報告が
来ると、制御用処理回路２はバスの使用権を得るので、
次の処理（ステップ６）に移る。制御用処理回路２にバ
スの使用権がある場合には、制御用処理回路２は上位装
置９Ａから受信したコマンドを実行する（ステップ６）
。コマンドが終了すると、制御用処理回路２はコマンド
終了を内部制御用処理回路１０に知らせ、バスの使用権
を制御用処理回路１１に渡す（ステップ７）。
を示すフローチャートである。いま、例えば複数の上位
装置のうち上位装置のＨＯＳＴ９Ａがディスク制御装置
（ＤＫＣ）１を選択してバスが接続され（ステップ１）
、上位装置ＨＯＳＴ９Ａからコマンドを受信したとする
。インタフェース制御回路５が受信したコマンドを制御
用処理回路２に渡すと（ステップ２）、制御用処理回路
２はコマンドの受信を内部制御用処理回路１０に知らせ
る（ステップ３）。そして、制御用処理回路２にバスの
使用権があるかを判断する（ステップ４）。制御用処理
回路２にバスの使用権が無い場合には、内部制御用処理
回路１０に制御用処理回路１１からのコマンド終了の報
告が来るまで待つ（ステップ５）。内部制御用処理回路
１０に制御用処理回路１１からのコマンド終了の報告が
来ると、制御用処理回路２はバスの使用権を得るので、
次の処理（ステップ６）に移る。制御用処理回路２にバ
スの使用権がある場合には、制御用処理回路２は上位装
置９Ａから受信したコマンドを実行する（ステップ６）
。コマンドが終了すると、制御用処理回路２はコマンド
終了を内部制御用処理回路１０に知らせ、バスの使用権
を制御用処理回路１１に渡す（ステップ７）。
【０００７】なお、インタフェース制御回路５ＢとＨＯ
ＳＴ９Ｂとの間でデータ信号及び制御信号の授受を行う
場合も前述の場合と同じ手順で内部制御用処理回路１１
からのコマンド終了報告を制御用処理回路１１が受けて
図１の下に記載した回路系統ＩＩが動作を行う。
ＳＴ９Ｂとの間でデータ信号及び制御信号の授受を行う
場合も前述の場合と同じ手順で内部制御用処理回路１１
からのコマンド終了報告を制御用処理回路１１が受けて
図１の下に記載した回路系統ＩＩが動作を行う。
【０００８】
【発明の効果】以上説明したように本発明は、ディスク
制御装置が、内部制御用処理回路を介して、コマンド終
了の報告を受けた上で現在実行しているコマンドを発行
した上位装置以外の複数の上位装置からのコマンドを先
取り受信する事により、複数の上位装置に対するディス
ク制御装置の処理効率を高め、コマンド全体の実行時間
を短縮することができる効果がある。
制御装置が、内部制御用処理回路を介して、コマンド終
了の報告を受けた上で現在実行しているコマンドを発行
した上位装置以外の複数の上位装置からのコマンドを先
取り受信する事により、複数の上位装置に対するディス
ク制御装置の処理効率を高め、コマンド全体の実行時間
を短縮することができる効果がある。
【図１】本発明の一実施例のディスク制御装置のブロッ
ク図である。
ク図である。
【図２】本実施例の動作を示すフローチャートである。
１ ディスク制御装置（ＤＫＣ）２，１１
制御用処理回路 ３ ＲＯＭ ４ ＲＡＭ ５Ａ，５Ｂ インタフェース制御回路６
Ｒ／Ｗ制御回路 ７ 誤り修正回路 ８ ディスク装置（ＤＫＵ） ９Ａ，９Ｂ ＨＯＳＴ １０ 内部制御用処理回路
制御用処理回路 ３ ＲＯＭ ４ ＲＡＭ ５Ａ，５Ｂ インタフェース制御回路６
Ｒ／Ｗ制御回路 ７ 誤り修正回路 ８ ディスク装置（ＤＫＵ） ９Ａ，９Ｂ ＨＯＳＴ １０ 内部制御用処理回路
Claims (1)
- 【請求項１】 ディスク制御装置本体の動作を制御す
る制御用処理回路、コマンド終了の報告を受け渡すため
の内部制御用処理回路、上位装置とのインタフェース制
御回路、誤り修正回路、リードライト制御回路、ＲＡＭ
を備えた処理回路系と、前記ディスク制御装置本体の動
作を制御する前記処理回路系の動作手順を格納したＲＯ
Ｍとを有し、前記上位装置と前記ディスク制御装置本体
とのデータ信号及び制御信号の授受を行うために前記処
理回路系と前記ＲＯＭとを複数個備えていることを特徴
とするディスク制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP38591A JPH04251467A (ja) | 1991-01-08 | 1991-01-08 | ディスク制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP38591A JPH04251467A (ja) | 1991-01-08 | 1991-01-08 | ディスク制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251467A true JPH04251467A (ja) | 1992-09-07 |
Family
ID=11472335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP38591A Pending JPH04251467A (ja) | 1991-01-08 | 1991-01-08 | ディスク制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7111133B2 (en) | 2001-05-18 | 2006-09-19 | Hitachi, Ltd. | Control apparatus for selectively operating with program data from two memories and having a system controller supplying program data and address for writing the data to the second memory |
-
1991
- 1991-01-08 JP JP38591A patent/JPH04251467A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7111133B2 (en) | 2001-05-18 | 2006-09-19 | Hitachi, Ltd. | Control apparatus for selectively operating with program data from two memories and having a system controller supplying program data and address for writing the data to the second memory |
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