JPH05282103A - ディスクアレイ装置 - Google Patents
ディスクアレイ装置Info
- Publication number
- JPH05282103A JPH05282103A JP4081269A JP8126992A JPH05282103A JP H05282103 A JPH05282103 A JP H05282103A JP 4081269 A JP4081269 A JP 4081269A JP 8126992 A JP8126992 A JP 8126992A JP H05282103 A JPH05282103 A JP H05282103A
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- Japan
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Abstract
(57)【要約】
【目的】ディスクアレイ装置において、各磁気ディスク
装置を一対で制御する複数のデバイスインタフェース制
御回路を制御するための信号線を、シリアル通信線化す
ることにより、信頼性の優れたディスクアレイ装置を提
供する。 【構成】ホストインタフェース１と、ホストインタフェ
ース制御回路２と、ホストデータバス３と、アレイデー
タ制御回路４と、アレイデータバス５と、デバイスイン
タフェース制御回路６と、データバス７と、制御信号線
８と、磁気ディスクによる物理デバイス９と、マイクロ
プロセッサ制御回路１１と、デバイスインタフェース制
御回路６間のシリアル通信を確保するシリアル制御信号
線１２とによって構成される。
装置を一対で制御する複数のデバイスインタフェース制
御回路を制御するための信号線を、シリアル通信線化す
ることにより、信頼性の優れたディスクアレイ装置を提
供する。 【構成】ホストインタフェース１と、ホストインタフェ
ース制御回路２と、ホストデータバス３と、アレイデー
タ制御回路４と、アレイデータバス５と、デバイスイン
タフェース制御回路６と、データバス７と、制御信号線
８と、磁気ディスクによる物理デバイス９と、マイクロ
プロセッサ制御回路１１と、デバイスインタフェース制
御回路６間のシリアル通信を確保するシリアル制御信号
線１２とによって構成される。
Description
【０００１】
【産業上の利用分野】本発明はディスクアレイ装置に関
し、特に小型で安価な複数台の磁気ディスク装置（以下
物理デバイスという）を同期並列処理させることによ
り、信頼性が高く高性能な１台の磁気ディスク装置（以
下論理デバイスという）を実現するディスクアレイ装置
に関する。
し、特に小型で安価な複数台の磁気ディスク装置（以下
物理デバイスという）を同期並列処理させることによ
り、信頼性が高く高性能な１台の磁気ディスク装置（以
下論理デバイスという）を実現するディスクアレイ装置
に関する。
【０００２】
【従来の技術】従来のディスクアレイ装置は、デバイス
インタフェースにＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ），ＩＰＩ−
２，ＩＤＥ等が使用されており、このデバイスインタフ
ェースの制御をつかさどるＮ個のデバイスインタフェー
ス制御回路とマイクロプロセッサ制御回路とは、８ビッ
トまたは１６ビットのデータバスと、８ビットの制御バ
スとでそれぞれが接続されている。
インタフェースにＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ），ＩＰＩ−
２，ＩＤＥ等が使用されており、このデバイスインタフ
ェースの制御をつかさどるＮ個のデバイスインタフェー
ス制御回路とマイクロプロセッサ制御回路とは、８ビッ
トまたは１６ビットのデータバスと、８ビットの制御バ
スとでそれぞれが接続されている。
【０００３】
【発明が解決しようとする課題】この従来のディスクア
レイ装置は、マイクロプロセッサ制御回路とデバイスイ
ンタフェース制御回路間の信号線が非常に多く、それぞ
れの制御回路および制御回路間の配線パターンが非常に
複雑になるという問題点があった。
レイ装置は、マイクロプロセッサ制御回路とデバイスイ
ンタフェース制御回路間の信号線が非常に多く、それぞ
れの制御回路および制御回路間の配線パターンが非常に
複雑になるという問題点があった。
【０００４】本発明の目的は、上述した問題点を解決
し、マイクロプロセッサ制御回路とデバイスインタフェ
ース制御回路間のデータバスと制御バスをシリアルビッ
ト列を通す１本のビットシリアル信号線で構成したディ
スクアレイ装置を提供することにある。
し、マイクロプロセッサ制御回路とデバイスインタフェ
ース制御回路間のデータバスと制御バスをシリアルビッ
ト列を通す１本のビットシリアル信号線で構成したディ
スクアレイ装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の装置は、ホスト
コンピュータに接続されるホストインタフェースと、前
記ホストインタフェースを制御するホストインタフェー
ス制御回路と、前記ホストインタフェース制御回路に接
続されるホストデータバスと、前記ホストデータバスに
接続されデータを処理するアレイデータ制御回路と、前
記アレイデータ制御回路に接続される複数Ｎ個のアレイ
データバスと、前記Ｎ個のアレイデータバスのそれぞれ
に接続されるＮ個のデバイスインタフェース制御回路
と、前記Ｎ個のデバイスインタフェース制御回路のそれ
ぞれに接続されるＮ個のデータバスおよびＮ個の制御信
号線と、前記Ｎ個のデータバスおよびＮ個の制御信号線
のそれぞれに接続されるＮ台の磁気ディスク装置と、前
記ホストインタフェース制御回路、前記アレイデータ制
御回路および前記デバイスインタフェース制御回路の各
制御回路を制御するマイクロプロセッサ制御回路とを有
するディスクアレイ装置において、前記Ｎ個のデバイス
インタフェース制御回路と前記マイクロプロセッサ制御
回路とをそれぞれ個別に接続するＮ本のシリアル制御信
号線により前記Ｎ個のデバイスインタフェース制御回路
を制御する構成を有する。
コンピュータに接続されるホストインタフェースと、前
記ホストインタフェースを制御するホストインタフェー
ス制御回路と、前記ホストインタフェース制御回路に接
続されるホストデータバスと、前記ホストデータバスに
接続されデータを処理するアレイデータ制御回路と、前
記アレイデータ制御回路に接続される複数Ｎ個のアレイ
データバスと、前記Ｎ個のアレイデータバスのそれぞれ
に接続されるＮ個のデバイスインタフェース制御回路
と、前記Ｎ個のデバイスインタフェース制御回路のそれ
ぞれに接続されるＮ個のデータバスおよびＮ個の制御信
号線と、前記Ｎ個のデータバスおよびＮ個の制御信号線
のそれぞれに接続されるＮ台の磁気ディスク装置と、前
記ホストインタフェース制御回路、前記アレイデータ制
御回路および前記デバイスインタフェース制御回路の各
制御回路を制御するマイクロプロセッサ制御回路とを有
するディスクアレイ装置において、前記Ｎ個のデバイス
インタフェース制御回路と前記マイクロプロセッサ制御
回路とをそれぞれ個別に接続するＮ本のシリアル制御信
号線により前記Ｎ個のデバイスインタフェース制御回路
を制御する構成を有する。
【０００６】また本発明の装置は、前記Ｎ本のシリアル
制御信号線が、前記マイクロプロセッサ制御回路から前
記Ｎ個のデバイスインタフェース制御回路を制御するに
必要な命令をシリアルビット列として送出し、かつ前記
デバイスインタフェース制御回路から前記マイクロプロ
セッサ制御回路に対して前記Ｎ台の磁気ディスク装置の
ステータス情報をシリアルビット列として送出する転送
ラインとした構成を有する。
制御信号線が、前記マイクロプロセッサ制御回路から前
記Ｎ個のデバイスインタフェース制御回路を制御するに
必要な命令をシリアルビット列として送出し、かつ前記
デバイスインタフェース制御回路から前記マイクロプロ
セッサ制御回路に対して前記Ｎ台の磁気ディスク装置の
ステータス情報をシリアルビット列として送出する転送
ラインとした構成を有する。
【０００７】さらに本発明の装置は、前記マイクロプロ
セッサ制御回路が、前記ホストインタフェース制御回路
を監視しつつ、ホストコンピュータから前記ホストイン
タフェースを通じて命令転送が行なわれたか否かを検出
し、前記命令転送を検出した場合には前記ホストデータ
バスと前記アレイデータバス間の命令転送を確保するよ
うに前記アレイデータ制御回路を制御するものとした構
成を有する。
セッサ制御回路が、前記ホストインタフェース制御回路
を監視しつつ、ホストコンピュータから前記ホストイン
タフェースを通じて命令転送が行なわれたか否かを検出
し、前記命令転送を検出した場合には前記ホストデータ
バスと前記アレイデータバス間の命令転送を確保するよ
うに前記アレイデータ制御回路を制御するものとした構
成を有する。
【０００８】
【実施例】次に、本発明について図面を参照しす説明す
る。
る。
【０００９】図１は、本発明の一実施例を示すブロック
図である。図１に示す実施例のディスクアレイ装置は、
ホストコンピュータに接続されるホストインタフェース
１と、ホストインタフェース１を制御するホストインタ
フェース制御回路２と、ホストインタフェース制御回路
２に接続されるホストデータバス３と、ホストデータバ
ス３に接続されデータを処理するアレイデータ制御回路
４と、アレイデータ制御回路４に接続されるＮ個のアレ
イデータバス５と、前記Ｎ個のアレイデータバス５の各
々に接続されるＮ個、本実施例では５個のデバイスイン
タフェース制御回路６と、５個のデバイスインタフェー
ス制御回路６のそれぞれと接続される５個のデータバス
７および５個の制御信号線８と、５個のデータバス７と
５個の制御信号線８のそれぞれに接続される磁気ディス
クを利用する５台の物理デバイス９と、各デバイスイン
タフェース制御回路６を制御するマイクロプロセッサ制
御回路１１と、５個のデバイスインタフェース制御回路
６とマイクロプロセッサ制御回路１１とをそれぞれ個別
に接続する５本のシリアル制御信号線１２とを含んで構
成される。
図である。図１に示す実施例のディスクアレイ装置は、
ホストコンピュータに接続されるホストインタフェース
１と、ホストインタフェース１を制御するホストインタ
フェース制御回路２と、ホストインタフェース制御回路
２に接続されるホストデータバス３と、ホストデータバ
ス３に接続されデータを処理するアレイデータ制御回路
４と、アレイデータ制御回路４に接続されるＮ個のアレ
イデータバス５と、前記Ｎ個のアレイデータバス５の各
々に接続されるＮ個、本実施例では５個のデバイスイン
タフェース制御回路６と、５個のデバイスインタフェー
ス制御回路６のそれぞれと接続される５個のデータバス
７および５個の制御信号線８と、５個のデータバス７と
５個の制御信号線８のそれぞれに接続される磁気ディス
クを利用する５台の物理デバイス９と、各デバイスイン
タフェース制御回路６を制御するマイクロプロセッサ制
御回路１１と、５個のデバイスインタフェース制御回路
６とマイクロプロセッサ制御回路１１とをそれぞれ個別
に接続する５本のシリアル制御信号線１２とを含んで構
成される。
【００１０】次に、本実施例の動作について説明する。
まず、データリード動作について説明する。
まず、データリード動作について説明する。
【００１１】ホストコンピュータがホストインタフェー
ス１を通じてディスクアレイ装置に対してデータリード
命令を発行する。
ス１を通じてディスクアレイ装置に対してデータリード
命令を発行する。
【００１２】ホストインタフェース制御回路２を監視し
ているマイクロプロセッサ制御回路１１は、ホストコン
ピュータからデータリード命令が転送されてきたことを
検出し、アレイデータバス５とホストデータバス３との
間のリードデータパスの確立を行うようにアレイデータ
制御回路４へ命令を送る。
ているマイクロプロセッサ制御回路１１は、ホストコン
ピュータからデータリード命令が転送されてきたことを
検出し、アレイデータバス５とホストデータバス３との
間のリードデータパスの確立を行うようにアレイデータ
制御回路４へ命令を送る。
【００１３】次に、マイクロプロセッサ制御回路１１
は、デバイスインタフェース制御回路６からシリアル制
御信号線１２を介して送られてくるステータス情報が、
アクセス可能と判断すると、シリアル制御信号線１２を
通してデバイスインタフェース制御回路６を制御するの
に必要な命令を、シリアルビット列としてデバイスイン
タフェース制御回路６に送出する。
は、デバイスインタフェース制御回路６からシリアル制
御信号線１２を介して送られてくるステータス情報が、
アクセス可能と判断すると、シリアル制御信号線１２を
通してデバイスインタフェース制御回路６を制御するの
に必要な命令を、シリアルビット列としてデバイスイン
タフェース制御回路６に送出する。
【００１４】デバイスインタフェース制御回路６は、送
られてきたシリアルビット列による命令を解読し、磁気
ディスクを利用する物理デバイス９に対するリード動作
を行う。
られてきたシリアルビット列による命令を解読し、磁気
ディスクを利用する物理デバイス９に対するリード動作
を行う。
【００１５】このリード動作中に、デバイスインタフェ
ース制御回路６に対してマイクロプロセッサ制御回路１
１から命令が送られてきた場合には、マイクロプロセッ
サ制御回路１１からの命令が受け付けられないという意
味のステータス情報をシリアルビット列でシリアル制御
信号線１２を介してマイクロプロセッサ制御回路１１に
送出する。
ース制御回路６に対してマイクロプロセッサ制御回路１
１から命令が送られてきた場合には、マイクロプロセッ
サ制御回路１１からの命令が受け付けられないという意
味のステータス情報をシリアルビット列でシリアル制御
信号線１２を介してマイクロプロセッサ制御回路１１に
送出する。
【００１６】物理デバイス９がリード動作を終了する
と、デバイスインタフェース制御回路６はシリアル制御
信号線１２を介してマイクロプロセッサ制御回路１１に
アクセス可能という意味のシリアルビット列を送り、デ
ータリード命令動作を終了する。
と、デバイスインタフェース制御回路６はシリアル制御
信号線１２を介してマイクロプロセッサ制御回路１１に
アクセス可能という意味のシリアルビット列を送り、デ
ータリード命令動作を終了する。
【００１７】次に、データライト動作について説明す
る。
る。
【００１８】ホストコンピュータが、ホストインタフェ
ース１を通じてディスクアレイ装置に対してデータライ
ト命令を発行する。
ース１を通じてディスクアレイ装置に対してデータライ
ト命令を発行する。
【００１９】ホストインタフェース制御回路２を監視し
ているマイクロプロセッサ制御回路１１は、データライ
ト命令が転送されてきたことを検出し、アレイデータバ
ス５とホストデータバス３との間のライトデータパスの
確立を行うようにアレイデータ制御回路４へ命令を送出
する。
ているマイクロプロセッサ制御回路１１は、データライ
ト命令が転送されてきたことを検出し、アレイデータバ
ス５とホストデータバス３との間のライトデータパスの
確立を行うようにアレイデータ制御回路４へ命令を送出
する。
【００２０】次に、マイクロプロセッサ制御回路１１
は、デバイスインタフェース制御回路６からシリアル制
御信号線１２を介して送られてくるステータス情報が、
アクセス可能を示すものと判断すると、シリアル制御信
号線１２を介してデバイスインタフェース制御回路６を
制御するのに必要な命令をシリアルビット列としてデバ
イスインタフェース制御回路６に送出する。
は、デバイスインタフェース制御回路６からシリアル制
御信号線１２を介して送られてくるステータス情報が、
アクセス可能を示すものと判断すると、シリアル制御信
号線１２を介してデバイスインタフェース制御回路６を
制御するのに必要な命令をシリアルビット列としてデバ
イスインタフェース制御回路６に送出する。
【００２１】デバイスインタフェース制御回路６は、送
られてきたシリアルビット列による命令を解読し、物理
デバイス９に対するライト動作を行う。
られてきたシリアルビット列による命令を解読し、物理
デバイス９に対するライト動作を行う。
【００２２】このライト動作中に、デバイスインタフェ
ース制御回路６に対してマイクロプロセッサ制御回路１
１から命令が送られてきた場合には、マイクロプロセッ
サ制御回路１１からの命令が受け付けられないという意
味のステータス情報をシリアルビット列でシリアル制御
信号線１２を介してマイクロプロセッサ制御回路１１に
送出する。
ース制御回路６に対してマイクロプロセッサ制御回路１
１から命令が送られてきた場合には、マイクロプロセッ
サ制御回路１１からの命令が受け付けられないという意
味のステータス情報をシリアルビット列でシリアル制御
信号線１２を介してマイクロプロセッサ制御回路１１に
送出する。
【００２３】物理デバイス９が、ライト動作を終了する
と、デバイスインタフェース制御回路６はシリアル制御
信号線１２を介してマイクロプロセッサ制御回路１１に
アクセス可能という意味のシリアルビット列を送り、デ
ータライト命令動作を終了する。
と、デバイスインタフェース制御回路６はシリアル制御
信号線１２を介してマイクロプロセッサ制御回路１１に
アクセス可能という意味のシリアルビット列を送り、デ
ータライト命令動作を終了する。
【００２４】データライト命令動作は、アレイデータバ
ス５とホストデータバス３との間のライトデータパスの
確立を行うようにアレイデータ制御回路４へ命令を送る
ことおよび物理デバイス９に対してライト動作を命令す
ることを除いてはデータリード命令動作と同一の動作を
行う。
ス５とホストデータバス３との間のライトデータパスの
確立を行うようにアレイデータ制御回路４へ命令を送る
ことおよび物理デバイス９に対してライト動作を命令す
ることを除いてはデータリード命令動作と同一の動作を
行う。
【００２５】このようにして、各デバイスインタフェー
ス制御回路とマイクロプロセッサ制御回路間の信号線を
大幅に圧縮したディスクアレイ装置が実現できる。
ス制御回路とマイクロプロセッサ制御回路間の信号線を
大幅に圧縮したディスクアレイ装置が実現できる。
【００２６】
【発明の効果】以上説明したように本発明によれば、デ
ィスクアレイ装置における複数の磁気ディスク装置を制
御するデバイスインタフェース制御回路を制御するため
の信号線をシリアルビット列による通信とすることによ
り、各制御回路および各制御回路間の配線パターンを著
しく簡素化し、信頼性を著しく向上したディスクアレイ
装置が実現できるという効果を有する。
ィスクアレイ装置における複数の磁気ディスク装置を制
御するデバイスインタフェース制御回路を制御するため
の信号線をシリアルビット列による通信とすることによ
り、各制御回路および各制御回路間の配線パターンを著
しく簡素化し、信頼性を著しく向上したディスクアレイ
装置が実現できるという効果を有する。
【図１】本発明の一実施例のブロック図である。
１ ホストインタフェース ２ ホストインタフェース制御回路 ３ ホストデータバス ４ アレイデータ制御回路 ５ アレイデータバス ６ デバイスインタフェース制御回路 ７ データバス ８ 制御信号線 ９ 物理デバイス １０ 論理デバイス １１ マイクロプロセッサ制御回路 １２ シリアル制御信号線
Claims (3)
- 【請求項１】 ホストコンピュータに接続されるホスト
インタフェースと、前記ホストインタフェースを制御す
るホストインタフェース制御回路と、前記ホストインタ
フェース制御回路に接続されるホストデータバスと、前
記ホストデータバスに接続されデータを処理するアレイ
データ制御回路と、前記アレイデータ制御回路に接続さ
れる複数Ｎ個のアレイデータバスと、前記Ｎ個のアレイ
データバスのそれぞれに接続されるＮ個のデバイスイン
タフェース制御回路と、前記Ｎ個のデバイスインタフェ
ース制御回路のそれぞれに接続されるＮ個のデータバス
およびＮ個の制御信号線と、前記Ｎ個のデータバスおよ
びＮ個の制御信号線のそれぞれに接続されるＮ台の磁気
ディスク装置と、前記ホストインタフェース制御回路、
前記アレイデータ制御回路および前記デバイスインタフ
ェース制御回路の各制御回路を制御するマイクロプロセ
ッサ制御回路とを有するディスクアレイ装置において、
前記Ｎ個のデバイスインタフェース制御回路と前記マイ
クロプロセッサ制御回路とをそれぞれ個別に接続するＮ
本のシリアル制御信号線により前記Ｎ個のデバイスイン
タフェース制御回路を制御することを特徴とするディス
クアレイ装置。 - 【請求項２】 前記Ｎ本のシリアル制御信号線が、前記
マイクロプロセッサ制御回路から前記Ｎ個のデバイスイ
ンタフェース制御回路を制御するに必要な命令をシリア
ルビット列として送出し、かつ前記デバイスインタフェ
ース制御回路から前記マイクロプロセッサ制御回路に対
して前記Ｎ台の磁気ディスク装置のステータス情報をシ
リアルビット列として送出する転送ラインを構成するこ
とを特徴とする請求項１記載のディスクアレイ装置。 - 【請求項３】 前記マイクロプロセッサ制御回路が、前
記ホストインタフェース制御回路を監視しつつ、ホスト
コンピュータから前記ホストインタフェースを通じて命
令転送が行なわれたか否かを検出し、前記命令転送を検
出した場合には前記ホストデータバスと前記アレイデー
タバス間の命令転送を確保するように前記アレイデータ
制御回路を制御するものであることを特徴とする請求項
１記載のアレイディスク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081269A JPH05282103A (ja) | 1992-04-03 | 1992-04-03 | ディスクアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081269A JPH05282103A (ja) | 1992-04-03 | 1992-04-03 | ディスクアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282103A true JPH05282103A (ja) | 1993-10-29 |
Family
ID=13741648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4081269A Withdrawn JPH05282103A (ja) | 1992-04-03 | 1992-04-03 | ディスクアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282103A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7222267B2 (en) | 2002-10-17 | 2007-05-22 | Samsung Electronics Co., Ltd. | Method of providing information on errors of hard disk drive, hard disk drive therefor and information processing apparatus therefor |
| CN102509599A (zh) * | 2011-09-29 | 2012-06-20 | 沈玉良 | 一种激光调阻机控制装置 |
-
1992
- 1992-04-03 JP JP4081269A patent/JPH05282103A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7222267B2 (en) | 2002-10-17 | 2007-05-22 | Samsung Electronics Co., Ltd. | Method of providing information on errors of hard disk drive, hard disk drive therefor and information processing apparatus therefor |
| CN102509599A (zh) * | 2011-09-29 | 2012-06-20 | 沈玉良 | 一种激光调阻机控制装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |