JPS63216103A - 制御装置 - Google Patents
制御装置Info
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- JPS63216103A JPS63216103A JP5071987A JP5071987A JPS63216103A JP S63216103 A JPS63216103 A JP S63216103A JP 5071987 A JP5071987 A JP 5071987A JP 5071987 A JP5071987 A JP 5071987A JP S63216103 A JPS63216103 A JP S63216103A
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- 238000000034 method Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Control By Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は制御装置に係り、特に制御対象を異にする複数
のＣＰＵの相互間で入出力ポートを介して通信を行うも
のに好適な制御装置に関する。
のＣＰＵの相互間で入出力ポートを介して通信を行うも
のに好適な制御装置に関する。
〔従来の技術］
近年、ＣＰＵのローコスト化に伴い電子機械の制御にＣ
ＰＵが広く用いられている。ＣＰＵによる制（３ｎは、
プログラミングによって制御内容の変更が自由にできる
ほか、ＣＰＵ０高機能化及び半導体メモリの大容量、ロ
ーコスト化によって複雑かつ大規模な制御を可能にして
いる。
ＰＵが広く用いられている。ＣＰＵによる制（３ｎは、
プログラミングによって制御内容の変更が自由にできる
ほか、ＣＰＵ０高機能化及び半導体メモリの大容量、ロ
ーコスト化によって複雑かつ大規模な制御を可能にして
いる。
しかし、ＣＰＵによる処理は時系列であるため、制御対
象が多くなり、複雑な制御を行うほど処理時間が長くな
り、待ち時間が多くなる。処理時間の短縮を図るには、
ＣＰＵにクロック周波数の高いものを用いることによっ
て向上させることができるが、これによる改善はそれほ
ど期待はできない。
象が多くなり、複雑な制御を行うほど処理時間が長くな
り、待ち時間が多くなる。処理時間の短縮を図るには、
ＣＰＵにクロック周波数の高いものを用いることによっ
て向上させることができるが、これによる改善はそれほ
ど期待はできない。
そこで、制御対象を分割し、各々を複数のＣＰＵに分坦
させる方式が、ＣＰＵのローコスト化と共に盛んに用い
られている。このような構成にすることにより、制御の
高速化を図ることができると共にプログラミングの簡略
化を図ることができる。
させる方式が、ＣＰＵのローコスト化と共に盛んに用い
られている。このような構成にすることにより、制御の
高速化を図ることができると共にプログラミングの簡略
化を図ることができる。
しかし、このよづな従来の制御装置にあっては、複数の
ＣＰＵ相互の接続にプログラマブルインターフェースを
用いると共に、そのパワーオン時の初期化をハードウェ
アによって行っているため、構成が複雑化し、信頼性に
劣るという問題があった。
ＣＰＵ相互の接続にプログラマブルインターフェースを
用いると共に、そのパワーオン時の初期化をハードウェ
アによって行っているため、構成が複雑化し、信頼性に
劣るという問題があった。
本発明の目的は、このような従来技術の問題を解決でき
、簡単な構成により確実に初期化を可能な制御装置を提
供することである。
、簡単な構成により確実に初期化を可能な制御装置を提
供することである。
〔問題点を解決するための手段］
本発明は、複数のＣＰＵの各々に付属する入出力部の入
力ポートを確立ののちに出力ポートを確立し、データ要
求フラグをクリアしたのち一定時間内にデータ要求信号
を送出することにより、ハードウェアによらずインター
フェースの初期化を可能にし、もって、上記目的を達成
するものである。
力ポートを確立ののちに出力ポートを確立し、データ要
求フラグをクリアしたのち一定時間内にデータ要求信号
を送出することにより、ハードウェアによらずインター
フェースの初期化を可能にし、もって、上記目的を達成
するものである。
〔実施例〕
以下、第１図及至第６図を参照して本発明を具体的に説
明する。
明する。
第１図は本発明による初期化処理の一実施例を示すフロ
ーチャート、第２図は本発明による制御装置の構成例を
示すブロック図、第３図は第２図に示すインターフェー
ス部の詳細を示すブロック図、第４図はデータ交換の処
理例を示すタイミングチャート、第５図はメイン制御部
における読取り処理を示すフローチャートである。
ーチャート、第２図は本発明による制御装置の構成例を
示すブロック図、第３図は第２図に示すインターフェー
ス部の詳細を示すブロック図、第４図はデータ交換の処
理例を示すタイミングチャート、第５図はメイン制御部
における読取り処理を示すフローチャートである。
第２図は記録装置の制御を行う制御装置の構成例を示し
、キャリッジ駆動用モータ、プラテン駆動用モータ等を
駆動する駆動系４０及び記録ヘッドを駆動する記録系５
０の各々を制御するサブ制御部１０と、該サブ制御部１
０にインターフフェースを介して接続され、ホスト（Ｈ
Ｏ５Ｔ）コンピュータ３０よりのデータ及びサブ制御部
１０よりのデータを解析してサブ制御部１０を制御する
メイン制御部２０より構成される。
、キャリッジ駆動用モータ、プラテン駆動用モータ等を
駆動する駆動系４０及び記録ヘッドを駆動する記録系５
０の各々を制御するサブ制御部１０と、該サブ制御部１
０にインターフフェースを介して接続され、ホスト（Ｈ
Ｏ５Ｔ）コンピュータ３０よりのデータ及びサブ制御部
１０よりのデータを解析してサブ制御部１０を制御する
メイン制御部２０より構成される。
サブ制御部１０において、メイン制御部２０との情報交
換はインターへエース（１／Ｆ）１１を介して行われ、
駆動系４０及び記録系５０との情報交換は入出力部１２
を介して行われる。インク−フェース１１及び入出力部
１２の各々とＣＰＵ１４間にはデータバス（ＤＡＴＡＢ
ＵＳ）１３が接続されてデータがＣＰＵ１４に読み込ま
れる。
換はインターへエース（１／Ｆ）１１を介して行われ、
駆動系４０及び記録系５０との情報交換は入出力部１２
を介して行われる。インク−フェース１１及び入出力部
１２の各々とＣＰＵ１４間にはデータバス（ＤＡＴＡＢ
ＵＳ）１３が接続されてデータがＣＰＵ１４に読み込ま
れる。
ＣＰＵＩ ４には駆動系４０、記録系５０及びメイン制
御部２０との通信を行うためのプログラムが格納された
ＲＯＭ （リード・オンリー・メモリ）１５及びインタ
ーフェース１１及び入出力部１５より入力したデータを
記憶するＲＡＭ（ランダム・アクセス・メモリ）１６が
接続されている。なお、１７はタイマである。
御部２０との通信を行うためのプログラムが格納された
ＲＯＭ （リード・オンリー・メモリ）１５及びインタ
ーフェース１１及び入出力部１５より入力したデータを
記憶するＲＡＭ（ランダム・アクセス・メモリ）１６が
接続されている。なお、１７はタイマである。
一方、メイン制御部２０においては、ＣＰＵ２１がホス
トコンピュータ３０との情報交換を行うと共に、データ
バス２２及びインターへエース２３を介してサブ制御部
１０との情報交換を行ってイル。ＣＰＵ２１には、ホス
トコンピュータ３０及びサブ制御部１０との情報交換及
びデータの解析を行うためのプログラムが格納されたＲ
ＯＭ２４が接続されると共に、外部から入力したデータ
等を記憶するためのＲＡＭ２５が接続されている。
トコンピュータ３０との情報交換を行うと共に、データ
バス２２及びインターへエース２３を介してサブ制御部
１０との情報交換を行ってイル。ＣＰＵ２１には、ホス
トコンピュータ３０及びサブ制御部１０との情報交換及
びデータの解析を行うためのプログラムが格納されたＲ
ＯＭ２４が接続されると共に、外部から入力したデータ
等を記憶するためのＲＡＭ２５が接続されている。
なお、２６はタイマである。
第３図に示すように、インターフェース１１と２３は、
サブ制御部１０にデータを電送するバス３１及びメイン
制御部２０にデータを電送するバス３２によって接続さ
れている。インターフェース１１には、バス３１に接続
される入カポ−１−１１０及びバス３２に接続される出
カポ−）１１１が設けられている。また、インターフェ
ース２３には、バス３１に接続される出力ポート２３１
及びバス３２に接続される入力ポート２３２が設けられ
ている。
サブ制御部１０にデータを電送するバス３１及びメイン
制御部２０にデータを電送するバス３２によって接続さ
れている。インターフェース１１には、バス３１に接続
される入カポ−１−１１０及びバス３２に接続される出
カポ−）１１１が設けられている。また、インターフェ
ース２３には、バス３１に接続される出力ポート２３１
及びバス３２に接続される入力ポート２３２が設けられ
ている。
さらに、インターフェース１１及び２３間には、読取要
求信号線Ｓｒ及びデータ要求信号線Ｓｄがバス３１及び
３２の各々に対応して設けられ、これら信号線の受信側
にはフラグがセントされている。
求信号線Ｓｒ及びデータ要求信号線Ｓｄがバス３１及び
３２の各々に対応して設けられ、これら信号線の受信側
にはフラグがセントされている。
また、ＣＰＵ２１がリード状態にあるか書込み状態にあ
るかを号ブ制御部１０側に知らせるために、Ｍ−Ｒ／Ｗ
信号がインターフェース２３に印加される。また、イン
ターフェース２３には、書込みを許可するためのイネー
ブル信号ＭＥが印加される。同様にインターフェース１
１には、リード・ライト信号Ｓ−Ｒ／Ｗ及びイネーブル
信号ＳＥがＣＰＵ１４より印加されている。
るかを号ブ制御部１０側に知らせるために、Ｍ−Ｒ／Ｗ
信号がインターフェース２３に印加される。また、イン
ターフェース２３には、書込みを許可するためのイネー
ブル信号ＭＥが印加される。同様にインターフェース１
１には、リード・ライト信号Ｓ−Ｒ／Ｗ及びイネーブル
信号ＳＥがＣＰＵ１４より印加されている。
以上の構成において、初期化処理は第１図に示すように
行われる。インターフェース１１及び２３はＰ Ｔ Ａ
（Ｐｅｒｉｐｈｅｒｅｌ Ｉｒ＋ｔｅｒｆａｃｅ Ａ
ｄａｐｔｏｒ）であるため、パワーオンの時点では、入
力と出力が特定されていない。そこで先ず、ポートＡを
入力（入力ポート１１０及び２３２）として設定（ステ
ップ６１）すると共に、ポートＢにＦＦＨ（２・進で２
５５番地）のポートアドレスを設定して（ステップ６２
）、ポートＢをも入力として設定する。
行われる。インターフェース１１及び２３はＰ Ｔ Ａ
（Ｐｅｒｉｐｈｅｒｅｌ Ｉｒ＋ｔｅｒｆａｃｅ Ａ
ｄａｐｔｏｒ）であるため、パワーオンの時点では、入
力と出力が特定されていない。そこで先ず、ポートＡを
入力（入力ポート１１０及び２３２）として設定（ステ
ップ６１）すると共に、ポートＢにＦＦＨ（２・進で２
５５番地）のポートアドレスを設定して（ステップ６２
）、ポートＢをも入力として設定する。
次に、ポートＢを出力（出力ポート１１１及び２３１）
に設定（ステップ６３）すると共に、データ要求フラグ
ＣＲＡ７及びＣＲＢ７をクリアする（ステップ６４）。
に設定（ステップ６３）すると共に、データ要求フラグ
ＣＲＡ７及びＣＲＢ７をクリアする（ステップ６４）。
さらにポートＢにＯＯＨ（２進で０番地）のポートアド
レスを設定する（ステップ６５）。尚、この場合の番地
設定はＯＯＨに附らずＦＦＨ以外なら任意に設定できる
。
レスを設定する（ステップ６５）。尚、この場合の番地
設定はＯＯＨに附らずＦＦＨ以外なら任意に設定できる
。
ついで、所定時間（例えば、２０秒）のタイマーをセン
ト （ステップ６６）し、その時間内（ステップ６７で
判定）にポートＡがＦ Ｆ Ｈ以外のアドレス（この例
では、００Ｈ）になったか否かを判定（ステップ６８）
し、自分の方のポートＡが入力ポートとして設定さたか
否かをチャックする。
ト （ステップ６６）し、その時間内（ステップ６７で
判定）にポートＡがＦ Ｆ Ｈ以外のアドレス（この例
では、００Ｈ）になったか否かを判定（ステップ６８）
し、自分の方のポートＡが入力ポートとして設定さたか
否かをチャックする。
尚、ステップ６７においてタイマアウトが判定された場
合にはステップ７０でエラー処理をして終了する。
合にはステップ７０でエラー処理をして終了する。
以上の処理は、インターフェース１１及び２３の各々の
側で実行され、ステップ６８の処理が双方でＹＥＳの状
態になったときに、初期化が完了し、データ要求信号の
送出が可能な状態（ステップ６９）になる。
側で実行され、ステップ６８の処理が双方でＹＥＳの状
態になったときに、初期化が完了し、データ要求信号の
送出が可能な状態（ステップ６９）になる。
初期化が済むことによって、制御部１１と２０間の情報
交換が可能となる。例えば、メイン制御部２０から命令
信号が出されると、これを受けたサブ制御部１０は命令
に応じた処理を実行し、その処理が終了すると、サブ制
御部１０はメイン制御部２０へ終了信号を送出するよう
な授受が行われる。
交換が可能となる。例えば、メイン制御部２０から命令
信号が出されると、これを受けたサブ制御部１０は命令
に応じた処理を実行し、その処理が終了すると、サブ制
御部１０はメイン制御部２０へ終了信号を送出するよう
な授受が行われる。
第４図はメイン制御部２０からサブ制御部１０ヘデータ
が転送される側を示したタイムチャートである。
が転送される側を示したタイムチャートである。
インターフェース１１からデータ要求信号が出されたの
ち、ＣＰＵ２１から書込信号Ｍ−Ｗが出されているとき
にイネーブル信号ＭＥが出力されると、信号ＭＥの立下
がりに同期してインターフェース２３はバス２２に出力
されている＃１のデータをバス３１へ転送する。この過
程において、インターフェース２３から読取要求信号Ｃ
Ｂ２がインターフェース１１へ出され、これを受けたイ
ンターフェース１１は読取要求フラグＣＲＡ７を立てる
。信号ＣＢ２が信号反転した時点でインターフェース１
１はバス３１より読取ったデータ＃１をバス１３へ転送
する。ついで、インターフェース１１はデータ要求信号
ＣＡ２をリソセトし、これを受けたインターフェース２
３はデータ要求フラグＣＲＢ７を立てる。以後、同様に
してデータ＃２の転送が行われる。
ち、ＣＰＵ２１から書込信号Ｍ−Ｗが出されているとき
にイネーブル信号ＭＥが出力されると、信号ＭＥの立下
がりに同期してインターフェース２３はバス２２に出力
されている＃１のデータをバス３１へ転送する。この過
程において、インターフェース２３から読取要求信号Ｃ
Ｂ２がインターフェース１１へ出され、これを受けたイ
ンターフェース１１は読取要求フラグＣＲＡ７を立てる
。信号ＣＢ２が信号反転した時点でインターフェース１
１はバス３１より読取ったデータ＃１をバス１３へ転送
する。ついで、インターフェース１１はデータ要求信号
ＣＡ２をリソセトし、これを受けたインターフェース２
３はデータ要求フラグＣＲＢ７を立てる。以後、同様に
してデータ＃２の転送が行われる。
第５図に示すように、ＣＰＵ２１はデータ要求がつあた
場合（ステップ７１）、出カポ−１−Ｂにデータをセッ
ト （ステップ７２）したのち、読取要求信号をＬレベ
ルにする（ステップ７３）。ついで、データを転送のの
ち、読取要求信号をＨレベルにして（ステップ７４）デ
ータ要求に対する処理を終了する。
場合（ステップ７１）、出カポ−１−Ｂにデータをセッ
ト （ステップ７２）したのち、読取要求信号をＬレベ
ルにする（ステップ７３）。ついで、データを転送のの
ち、読取要求信号をＨレベルにして（ステップ７４）デ
ータ要求に対する処理を終了する。
第６図は読取要求に対するＣＰＵ１４の処理を示し、読
取要求があると（ステップ８１）、入力ポートＡ（入力
ポート１１）からデータを読取る（ステップ８２）。次
に、データ要求信号をＬレベルにしくステップ８３）、
データを読取ったのちデータ要求信号をＨレベルにしく
ステップ８４）、読取要求に対する処理を終了する。
取要求があると（ステップ８１）、入力ポートＡ（入力
ポート１１）からデータを読取る（ステップ８２）。次
に、データ要求信号をＬレベルにしくステップ８３）、
データを読取ったのちデータ要求信号をＨレベルにしく
ステップ８４）、読取要求に対する処理を終了する。
なお、以上の説明においては、記録装置を対象にしたが
、複数のＣＰＵを用いた相互に情報交換を行うと共に、
そのインターフェースにＰＩＡ等（あるいは、Ｐ Ｐ
Ｉ ： Ｐｒｏｇｒａｍｍａｂｌｅ Ｐｅｒｉｐｈｅｒ
ｒａｌＩｎＬｅｒｆａｃｅ Ａｄａｐｔｏｒ、 Ｐ
Ｉ Ｏ： Ｐａｒａｌｌｅｌ Ｉｎｐｕｔ／。
、複数のＣＰＵを用いた相互に情報交換を行うと共に、
そのインターフェースにＰＩＡ等（あるいは、Ｐ Ｐ
Ｉ ： Ｐｒｏｇｒａｍｍａｂｌｅ Ｐｅｒｉｐｈｅｒ
ｒａｌＩｎＬｅｒｆａｃｅ Ａｄａｐｔｏｒ、 Ｐ
Ｉ Ｏ： Ｐａｒａｌｌｅｌ Ｉｎｐｕｔ／。
ｕｔｐｕｔ Ｃｏｎｔｒｏｌｌｅｒ等）のプロマブルイ
ンターフェ−スを用いて初期化を必要とする制御装置の
すべてに適用可能である。
ンターフェ−スを用いて初期化を必要とする制御装置の
すべてに適用可能である。
また、制御部が２つの例を示したが、任意数の組合わせ
であってもよい。
であってもよい。
以上の説明から明らかな如く、本発明によれば、インタ
ーフェース関係の初期設定をソフトウェアによって行え
るようにしたので、構成を複雑化することが無いと共に
、ハードウェアに依存しない分だけ信頼性が向上し、確
実に動作させることが可能な制御装置が提供される。
ーフェース関係の初期設定をソフトウェアによって行え
るようにしたので、構成を複雑化することが無いと共に
、ハードウェアに依存しない分だけ信頼性が向上し、確
実に動作させることが可能な制御装置が提供される。
第１図は本発明による初期化処理の一実施例を示すフロ
ーチャート、第２図は本発明による制御装置の構成例を
示すブロック図、第３図は第２図に示すインターフェー
ス部の詳細を示すブロック図、第４図はデータ交換の処
理例を示すタイミングチャート、第５図はメイン制御部
における書込み処理を示すフローチャート、第６図はサ
ブ制御部における読取り処理を示すフローチャートであ
る。 １０−・・−・−−−−サブ制御部、１工、２３−−−
−インターフェース、１２・−−−−−一・・・入出力
部、１３．２２−−−−−−−・データバス、１４．２
１−・−−−−−−−−ＣＰ Ｕ 、 １５．２４−
一−−−−−−−ＲＯＭ 、 １６．２５−・−−−
−−一・ＲＡＭ。 １１０．２３２−−−一・−人力ポート、１１１．２３
１−・・・・・−出力ポート。 代理人 弁理士 大 音 康 毅 「）Ｌｆ′Ｊ
ーチャート、第２図は本発明による制御装置の構成例を
示すブロック図、第３図は第２図に示すインターフェー
ス部の詳細を示すブロック図、第４図はデータ交換の処
理例を示すタイミングチャート、第５図はメイン制御部
における書込み処理を示すフローチャート、第６図はサ
ブ制御部における読取り処理を示すフローチャートであ
る。 １０−・・−・−−−−サブ制御部、１工、２３−−−
−インターフェース、１２・−−−−−一・・・入出力
部、１３．２２−−−−−−−・データバス、１４．２
１−・−−−−−−−−ＣＰ Ｕ 、 １５．２４−
一−−−−−−−ＲＯＭ 、 １６．２５−・−−−
−−一・ＲＡＭ。 １１０．２３２−−−一・−人力ポート、１１１．２３
１−・・・・・−出力ポート。 代理人 弁理士 大 音 康 毅 「）Ｌｆ′Ｊ
Claims (1)
- 各々がＣＰＵを主体に構成された複数の制御部を備え、
その特定の相手方と情報交換をプログラマブルインター
フェースを介して行いながら各々の制御対象を制御する
制御装置において、パワーオン時に前記インターフェー
スの全ポートを入力ポートに設定したのち、その特定の
ポートを出力ポートに設定し、残る入力ポートが入力と
して使用できると判定されたときにデータ要求信号の送
出を可能にする初期化処理手段を設けたことを特徴とす
る制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071987A JPS63216103A (ja) | 1987-03-05 | 1987-03-05 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071987A JPS63216103A (ja) | 1987-03-05 | 1987-03-05 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63216103A true JPS63216103A (ja) | 1988-09-08 |
Family
ID=12866685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5071987A Pending JPS63216103A (ja) | 1987-03-05 | 1987-03-05 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63216103A (ja) |
-
1987
- 1987-03-05 JP JP5071987A patent/JPS63216103A/ja active Pending
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