JPS59114661A - 磁気デイスクインタフエイス装置 - Google Patents
磁気デイスクインタフエイス装置Info
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- JPS59114661A JPS59114661A JP22520882A JP22520882A JPS59114661A JP S59114661 A JPS59114661 A JP S59114661A JP 22520882 A JP22520882 A JP 22520882A JP 22520882 A JP22520882 A JP 22520882A JP S59114661 A JPS59114661 A JP S59114661A
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- Japan
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- magnetic disk
- data
- ram
- disk device
- cpu
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は小型電子計算機システムに用いられる磁気ディ
スクインタフェイス装置に関する。
スクインタフェイス装置に関する。
近年では、小型電子計算機システムにおいても、処理能
力の向上、取扱う情報量の増大等に伴い、大容量の外部
記憶装置が接続されるようになってきた。第１図は小屋
電子計算機に固定磁気ディスク装置を接続した従来のシ
ステム構成を示すブ四ツク図である。
力の向上、取扱う情報量の増大等に伴い、大容量の外部
記憶装置が接続されるようになってきた。第１図は小屋
電子計算機に固定磁気ディスク装置を接続した従来のシ
ステム構成を示すブ四ツク図である。
図中、１０はシステム全体の制御を司るマイクロプロセ
ッサ（以下ＣＰＵと称す）、１１はＣＰＵｚｏのマイク
ロプログラムを格納してなる固定記憶部（以下ＲＯＭと
称す）、１２はモデム（Ｍ）及び伝送路（Ｌ）を介して
外部処理装置、例えばホストコンピュータ（Ｈ−ＣＰＵ
）との間でデータを送受するための通信インターフェイ
ス部、１３はキーボードインタンエイス部、１４はキー
ボードユニットＫＢ 、 １５はＣＢ、Ｔコントローラ
、１６はＣＲＴ表示部である。１７は共通バス（Ｃ−Ｂ
ＵＳ） 、 ７ ＢはＣＰＵ Ｚ ｏ の処理に供さ
れる主メモリ（以下Ｂ、ＡＭと称す）、１９はダイレク
トメモリアクセクコ／ドロー２（以下ＤＭＡＣと称す）
、２０は入出力バッファ（ＢＵＦ）である。
ッサ（以下ＣＰＵと称す）、１１はＣＰＵｚｏのマイク
ロプログラムを格納してなる固定記憶部（以下ＲＯＭと
称す）、１２はモデム（Ｍ）及び伝送路（Ｌ）を介して
外部処理装置、例えばホストコンピュータ（Ｈ−ＣＰＵ
）との間でデータを送受するための通信インターフェイ
ス部、１３はキーボードインタンエイス部、１４はキー
ボードユニットＫＢ 、 １５はＣＢ、Ｔコントローラ
、１６はＣＲＴ表示部である。１７は共通バス（Ｃ−Ｂ
ＵＳ） 、 ７ ＢはＣＰＵ Ｚ ｏ の処理に供さ
れる主メモリ（以下Ｂ、ＡＭと称す）、１９はダイレク
トメモリアクセクコ／ドロー２（以下ＤＭＡＣと称す）
、２０は入出力バッファ（ＢＵＦ）である。
２１は固定磁気ディスク装置であり、ディスクコントロ
ーフ （ＨＤｃ） ２２とディスクドライブ（Ｌ）ＩＳ
Ｋ） ２３とよりなる。
ーフ （ＨＤｃ） ２２とディスクドライブ（Ｌ）ＩＳ
Ｋ） ２３とよりなる。
ここで、磁気ディスク装置２１に対してデータをリード
／ライトする場合、ＣＰＵＪ（７は、ＤＭＡＣ２ｙに制
御を渡し、ホールド状態となる。
／ライトする場合、ＣＰＵＪ（７は、ＤＭＡＣ２ｙに制
御を渡し、ホールド状態となる。
ＤＭＡＣＪ ９は、磁気ディスク装置２）よりデータを
読出し、その読出したデータを入出力バッ７ア２０を介
してＲＡＭｚ８に書込む。
読出し、その読出したデータを入出力バッ７ア２０を介
してＲＡＭｚ８に書込む。
又、ＣＰ［Ｊは、通常の処理実行時において、通信イン
タフェイス部１２を介しホストコンピュータ（Ｈ−ＣＰ
［Ｊ）との間で実時間処理によりデータの送受信を行な
う。
タフェイス部１２を介しホストコンピュータ（Ｈ−ＣＰ
［Ｊ）との間で実時間処理によりデータの送受信を行な
う。
上記した構成において、ダイレクトメモリアクセス制御
による磁気ディスク装置２１とＲＡＭ１８との間のデー
タ転送速度は通常、非常に高速（約Ｉ ＭＢｙｔｅ７１
ｓｅｃ ）であり、上記データ転送中はＣＰＵＺ（７
のホールド状態が解除されない。
による磁気ディスク装置２１とＲＡＭ１８との間のデー
タ転送速度は通常、非常に高速（約Ｉ ＭＢｙｔｅ７１
ｓｅｃ ）であり、上記データ転送中はＣＰＵＺ（７
のホールド状態が解除されない。
このＣＰＵｚ ｏのホールド状態が長く続くと、その間
、他の処理が実行されないことからシステム全体の処理
が大幅に低下するという不都合が生じる。更に％ＣＰＵ
Ｊ Ｏのホールド状態時においては、通信インタフェイ
ス部１２の実時間処理が行なわれないことから、送信又
は受信データに対してタイミングエラーを招（という不
都合が生じる。
、他の処理が実行されないことからシステム全体の処理
が大幅に低下するという不都合が生じる。更に％ＣＰＵ
Ｊ Ｏのホールド状態時においては、通信インタフェイ
ス部１２の実時間処理が行なわれないことから、送信又
は受信データに対してタイミングエラーを招（という不
都合が生じる。
このように従来では、小型電子計算機に磁気ディスク装
置を接続した際、ダイレクトメモリアクセス制御による
磁気ディスク装置のデータリード／２イト時において、
その間、ＣＰＵがホールド状態となることから、上述の
ような種種の不都合が生じていた。
置を接続した際、ダイレクトメモリアクセス制御による
磁気ディスク装置のデータリード／２イト時において、
その間、ＣＰＵがホールド状態となることから、上述の
ような種種の不都合が生じていた。
本発明は上記実情に鑑みなされたもので、小屋電子計算
機に磁気ディスク装置を接続する際に、磁気ディスク装
置へのデータリード／２イト時においてもＣＰＵがホー
ルド状態とならずに他の処理を実行できるようにして、
システム全体の処理効率を大幅に改善することができる
とともに、他装置との間のデータ送受信を実時間処理に
より実行でき送受信タイミングエラーをなくして信頼性
の高いシステム動作を維持できるようにした磁気ディス
クインタフェイス装置を提供することを目的とする。
機に磁気ディスク装置を接続する際に、磁気ディスク装
置へのデータリード／２イト時においてもＣＰＵがホー
ルド状態とならずに他の処理を実行できるようにして、
システム全体の処理効率を大幅に改善することができる
とともに、他装置との間のデータ送受信を実時間処理に
より実行でき送受信タイミングエラーをなくして信頼性
の高いシステム動作を維持できるようにした磁気ディス
クインタフェイス装置を提供することを目的とする。
本発明は、小型電子計算機に磁気ディスク装置を接続す
るためのインクフェイス機構部に、磁気ディスク装置の
リード／ライトデータを貯える、それぞれが別個にリー
ド／ライト可能な複数のバックアメモリを設け、上記磁
気ディスク装置が上記複数のバッファメモリ全てを対象
に、その一つのバッファメモリとの間でデータをリード
／ライトしている際に、これと並行してＣＰＵが他の一
つのバッファメモリとの間で任意にデータをリード／２
イトできるようにして、磁気ディスク装置へのデータリ
ード／ライト動作と並行して、ＣＰＵがホールド状態と
なることな、く他の処理を実行できるようにしたもので
、これにより、ＣＰＵ処理を有効に行なわせシステム全
体の処理効率を上げることができるとともに、他装置と
の間におけるデータ送受信のタイミングエラーな招くこ
とのない信頼性の高い動作を維持することができる。
るためのインクフェイス機構部に、磁気ディスク装置の
リード／ライトデータを貯える、それぞれが別個にリー
ド／ライト可能な複数のバックアメモリを設け、上記磁
気ディスク装置が上記複数のバッファメモリ全てを対象
に、その一つのバッファメモリとの間でデータをリード
／ライトしている際に、これと並行してＣＰＵが他の一
つのバッファメモリとの間で任意にデータをリード／２
イトできるようにして、磁気ディスク装置へのデータリ
ード／ライト動作と並行して、ＣＰＵがホールド状態と
なることな、く他の処理を実行できるようにしたもので
、これにより、ＣＰＵ処理を有効に行なわせシステム全
体の処理効率を上げることができるとともに、他装置と
の間におけるデータ送受信のタイミングエラーな招くこ
とのない信頼性の高い動作を維持することができる。
以下図面を参照して本発明の一実施例を説明する。第２
図は本発明の一実施例を示すブロック図である。図中、
３０はシステム全体の制御を司るマイクロプロセッサ（
以下ＣＰＵと称す）〜３１はＣＰＵ５ ｏで実行される
マイクロプログラムを格納してなる固定記憶部（以下ｆ
（、ＯＭと称す）、３２はモデムＭ１及び伝送路りを介
しホストコンピュータ（Ｈ−ＣＰ（Ｊ）との間でデータ
を送受するための通信インタフェイス部である。
図は本発明の一実施例を示すブロック図である。図中、
３０はシステム全体の制御を司るマイクロプロセッサ（
以下ＣＰＵと称す）〜３１はＣＰＵ５ ｏで実行される
マイクロプログラムを格納してなる固定記憶部（以下ｆ
（、ＯＭと称す）、３２はモデムＭ１及び伝送路りを介
しホストコンピュータ（Ｈ−ＣＰ（Ｊ）との間でデータ
を送受するための通信インタフェイス部である。
３３はキーボートイ／タフェイス部、３４はキーボード
ユニット（ＫＢ） 、３５はＩＴコントローラ、３６は
ＣＲＴ表示部である。３７はデータバス、アドレスバス
、及びコントロール信号ラインを含む共通バス（Ｃ−Ｂ
ＵＳ） 、 ｓ ｇはＣＰＵ３０の処理に供される主メ
モリ（以下ＲＡＩＶｉ−Ａと称す）である。３９は本発
明の要旨とするところの磁気ディスク装置用インタフェ
イス部（以下Ｈｆ）−ＩＮＴＦと称す）であり、ダイレ
クトメモリアクセスコンドロー２ （ＤＭＡＣ） ｓ
ｔ 、及びリード／２イト可能な複数（ここでは２個）
のバッファメモリ５２．５３を有してなる。この２つの
バッファメモリ５２．５３を以下ＲＡＭ−Ｂ。
ユニット（ＫＢ） 、３５はＩＴコントローラ、３６は
ＣＲＴ表示部である。３７はデータバス、アドレスバス
、及びコントロール信号ラインを含む共通バス（Ｃ−Ｂ
ＵＳ） 、 ｓ ｇはＣＰＵ３０の処理に供される主メ
モリ（以下ＲＡＩＶｉ−Ａと称す）である。３９は本発
明の要旨とするところの磁気ディスク装置用インタフェ
イス部（以下Ｈｆ）−ＩＮＴＦと称す）であり、ダイレ
クトメモリアクセスコンドロー２ （ＤＭＡＣ） ｓ
ｔ 、及びリード／２イト可能な複数（ここでは２個）
のバッファメモリ５２．５３を有してなる。この２つの
バッファメモリ５２．５３を以下ＲＡＭ−Ｂ。
ＲＡＭ−Ｃと称す。４０は固定磁気ディスク装置であり
、ディスクコントローフ （Ｈｌ）Ｃ）４１ 、及びデ
ィスクドライブ（ＤＩＳＫ） ４ ｚにより構成される
。
、ディスクコントローフ （Ｈｌ）Ｃ）４１ 、及びデ
ィスクドライブ（ＤＩＳＫ） ４ ｚにより構成される
。
第３図は上記ＨＤ−ＩＮＴＦｓｙの構成を詳細に示すブ
ロック図である。ダイレクトメモリアクセスコントロー
フ （ＤＭＡＣ） ５１は、磁気ティスフ装置４０とＲ
ＡＭ−Ｂｓｚｓ及びＲＡＭ−Ｃ５３との間のデータ転送
を制御するもので、以下ＰＭＡコントローラと称す磁気
ディスク装置４０へのリード／ライトデータを貯えるＲ
ＡＭ−Ｂｓｚ、及びＲＡＭ−Ｃ５３は、ここではそれぞ
れ４ＫＢ（キロバイト）で構成され、それぞれ別個にリ
ード／ライトアクセス可能である。５４は磁気ディスク
装置４０とＲＡＭ−Ｂ ｓ ｘ 、 ＲＡ、Ｍ−Ｃｓ
ｓとの間のデータ転送路に設けられたドライバ／レシー
バ（ＤＲＶ／ＲＣＶ ）であり、５５及び５６はドライ
バ／レシーバ５４とＲＡＭ−Ｂ５２及びＲＡＭ−Ｃ５３
との間の各データ転送路に介在された転送制御用のグー
） （ＧＡＴＥ）である。５７゜５８．５９はＲＡＭ−
Ｂｓｚ、及びＲＡＭ−Ｃ５３とＣＰＵ５ ｏ （共通バ
ス３７に含まれるデータバス）との間のデータ転送路に
介在された転送制御用のゲートである。６０は共通バス
３７に含まれるアドレスバスな介して入力されたＣＰＵ
Ｊ（＋からのアドレス（ＣＰ Ｕ−ＡＩ）ｆ）ＲＥ Ｓ
８ ）とＤＭＡコントロー２５１より送出されるＤＭ
Ａアドレス・（ＩＪＭＡ−ＡＤＤＲＥ Ｓ Ｓ ）
とを受けて、これらの各アドレスをＲＡＭ−Ｂ ｓ ２
． ＲＡＭ−Ｃｓ ｓ等に選択的に供給スルアドレスマ
ルチプレクサ（ＡＩ）ＤＲ−ＭＵＸ） テある。６１
はＣＰＵ ｓ ｏとの間で、ＩＯ几Ｃ／ｌ０ＷＣ（工１
０リードコマンド／工１０ライトコマンド）、■ＬＤＣ
／ＭＷＴＣ（メモリリードコマンド／メモリライトコマ
ンド） 、ＸＡＣＫ （アクノリッジ）等、各種信号の
受渡しを行ない、ドライバ（ＤｆＬｖ）６４を介して磁
気ディスク装置４０に対し、リード／ライトストローブ
信号（回ｙ？ｉ；ｍ）を送出スルＩＩ 御回Ｍ （ＲＥ
ＡＤ／ＷＲＩＴＥ Ｃ０ＮＴ［）Ｌ） テアル。
ロック図である。ダイレクトメモリアクセスコントロー
フ （ＤＭＡＣ） ５１は、磁気ティスフ装置４０とＲ
ＡＭ−Ｂｓｚｓ及びＲＡＭ−Ｃ５３との間のデータ転送
を制御するもので、以下ＰＭＡコントローラと称す磁気
ディスク装置４０へのリード／ライトデータを貯えるＲ
ＡＭ−Ｂｓｚ、及びＲＡＭ−Ｃ５３は、ここではそれぞ
れ４ＫＢ（キロバイト）で構成され、それぞれ別個にリ
ード／ライトアクセス可能である。５４は磁気ディスク
装置４０とＲＡＭ−Ｂ ｓ ｘ 、 ＲＡ、Ｍ−Ｃｓ
ｓとの間のデータ転送路に設けられたドライバ／レシー
バ（ＤＲＶ／ＲＣＶ ）であり、５５及び５６はドライ
バ／レシーバ５４とＲＡＭ−Ｂ５２及びＲＡＭ−Ｃ５３
との間の各データ転送路に介在された転送制御用のグー
） （ＧＡＴＥ）である。５７゜５８．５９はＲＡＭ−
Ｂｓｚ、及びＲＡＭ−Ｃ５３とＣＰＵ５ ｏ （共通バ
ス３７に含まれるデータバス）との間のデータ転送路に
介在された転送制御用のゲートである。６０は共通バス
３７に含まれるアドレスバスな介して入力されたＣＰＵ
Ｊ（＋からのアドレス（ＣＰ Ｕ−ＡＩ）ｆ）ＲＥ Ｓ
８ ）とＤＭＡコントロー２５１より送出されるＤＭ
Ａアドレス・（ＩＪＭＡ−ＡＤＤＲＥ Ｓ Ｓ ）
とを受けて、これらの各アドレスをＲＡＭ−Ｂ ｓ ２
． ＲＡＭ−Ｃｓ ｓ等に選択的に供給スルアドレスマ
ルチプレクサ（ＡＩ）ＤＲ−ＭＵＸ） テある。６１
はＣＰＵ ｓ ｏとの間で、ＩＯ几Ｃ／ｌ０ＷＣ（工１
０リードコマンド／工１０ライトコマンド）、■ＬＤＣ
／ＭＷＴＣ（メモリリードコマンド／メモリライトコマ
ンド） 、ＸＡＣＫ （アクノリッジ）等、各種信号の
受渡しを行ない、ドライバ（ＤｆＬｖ）６４を介して磁
気ディスク装置４０に対し、リード／ライトストローブ
信号（回ｙ？ｉ；ｍ）を送出スルＩＩ 御回Ｍ （ＲＥ
ＡＤ／ＷＲＩＴＥ Ｃ０ＮＴ［）Ｌ） テアル。
６２はドライバ／レシーバ（ＤＲＶ／ＲＣＶ） ｅ ：
ｔを介し、磁気ディスク装置４０との間で、１）ＡＣＫ
（ｆ）ＭＡアクノリッジ）、巧〒（ターミネートカラ
ン） ）、ＪＪＩＱ（Ｊ）ＭＡリクエスト）等、各種信
号の受渡しを行なう制御回路（１）ＭＡＴＩＭＩＮＧ
Ｃ０ＮＴ囮Ｌ）である。
ｔを介し、磁気ディスク装置４０との間で、１）ＡＣＫ
（ｆ）ＭＡアクノリッジ）、巧〒（ターミネートカラ
ン） ）、ＪＪＩＱ（Ｊ）ＭＡリクエスト）等、各種信
号の受渡しを行なう制御回路（１）ＭＡＴＩＭＩＮＧ
Ｃ０ＮＴ囮Ｌ）である。
第４図乃至第６図はそれぞれ磁気ディスク装置４０より
データを読出す際の一実施例におけるデータ転送動作を
説明するための図である。
データを読出す際の一実施例におけるデータ転送動作を
説明するための図である。
第７図はＣＰＵ５ ｏからみた各メモリ（ＲＯＬｖｉｓ
７ 、 ＲＡＭ−Ａ ：ｔ ｓ 、 ＲＡＭ−Ｂ ｓ
ｚ 、 ＲＡＭ−Ｃｓ ｓ ）のアドレス空間を示す
メモリマツプである。
７ 、 ＲＡＭ−Ａ ：ｔ ｓ 、 ＲＡＭ−Ｂ ｓ
ｚ 、 ＲＡＭ−Ｃｓ ｓ ）のアドレス空間を示す
メモリマツプである。
ここで、第２図乃至第７図を参照して本発明の一実施例
における動作を説明する。第２図において、ＣＰＵ５ｏ
は磁気ディスク装置４ｏよりデータを読出す場合、ＨＤ
−ＩＮＴＦ ｓ ９内に設けられたＤＭＡコントローラ
５１の転送モードを磁気ディスク装置４ｏからＲＡＩＶ
Ｉ−Ｂ５２へのデータ転送モードに設定するとともに、
ディスクコントローフ４ｉに対してリードコマンドを出
力する。これにより、以後、ディスクドライブ４２より
読出されたデータはＤＭＡコントローラ５１の制御によ
りＲＡＭ−Ｂ５２へ書込まれる。
における動作を説明する。第２図において、ＣＰＵ５ｏ
は磁気ディスク装置４ｏよりデータを読出す場合、ＨＤ
−ＩＮＴＦ ｓ ９内に設けられたＤＭＡコントローラ
５１の転送モードを磁気ディスク装置４ｏからＲＡＩＶ
Ｉ−Ｂ５２へのデータ転送モードに設定するとともに、
ディスクコントローフ４ｉに対してリードコマンドを出
力する。これにより、以後、ディスクドライブ４２より
読出されたデータはＤＭＡコントローラ５１の制御によ
りＲＡＭ−Ｂ５２へ書込まれる。
従って、ＣＰＵ３ｏは磁気ディスク装置４０のデータリ
ード（又はライト）動作中においてもホールド状態とは
ならずに、通信インタフェイス部３２のデータ送受信処
理等を含めた他のジョブ（ＪＯＢ）を実行できる。
ード（又はライト）動作中においてもホールド状態とは
ならずに、通信インタフェイス部３２のデータ送受信処
理等を含めた他のジョブ（ＪＯＢ）を実行できる。
この際のＨＤ−ＩＮＴｊ” ３９の動作を第３図乃至第
７図を参照して更に詳細に説明する。ディスクドライブ
４２からのリードデータは、ドライバ／レシーバ５４及
び転送制御用のゲート５５を経由してＲＡＭ−Ｂｓ２に
書込まれる０この際は１アドレスマルチプレクサ６０が
ＤＭＡコントロー２５１からのアドレス（ＤＭＡ−ＡＤ
ＤＲＥ Ｓ Ｓ ）をＲＡＭ−Ｂ５２のアドレスライン
上に出力すべくＲＡＭ−Ｂｓｘへの供給アドレス切替え
を行なう。
７図を参照して更に詳細に説明する。ディスクドライブ
４２からのリードデータは、ドライバ／レシーバ５４及
び転送制御用のゲート５５を経由してＲＡＭ−Ｂｓ２に
書込まれる０この際は１アドレスマルチプレクサ６０が
ＤＭＡコントロー２５１からのアドレス（ＤＭＡ−ＡＤ
ＤＲＥ Ｓ Ｓ ）をＲＡＭ−Ｂ５２のアドレスライン
上に出力すべくＲＡＭ−Ｂｓｘへの供給アドレス切替え
を行なう。
ディスクドライブ４２からのデータの読出しが完了する
と、 ＤＭＡコントローラ５１の制御は解除され、ＣＰ
Ｕ３１によるＲＡＭ−Ｂｓｘ内のディスクリートデータ
の読出しが可能となる。この踪は、アドレスマルチプレ
クサ６０が、 ＤＭＡ＝ｒｙ）ａ−９５１からのアドレ
ス（ＤＭＡ−ＡＪ）ＤＲＥ８Ｓ ） Ｋ代え、ＣＰ［Ｊ
ｓ ｏからのアトＬ／／Ｃ（ＣＰ Ｕ−ｋＤＤＲＥ
８ Ｓ ）をＲＡＭ−８５２のアドレスライン上に出力
すべ（ＲＡＭ−Ｂｓ、？への供給アドレス切替えを行な
う。このＣＰＵ５ｏかもの読出しアドレス指定でＲＡＭ
−Ｂｓｚから読出されたデータは、転送制御用のゲート
５７．５９を経由して共通バス３７に含まれるデータバ
ス上に出力され、ＣＰＵ３０に読込まれる。この際のリ
ード動作のタイミング制御は、制御回路６１゜６２によ
り行なわれる。
と、 ＤＭＡコントローラ５１の制御は解除され、ＣＰ
Ｕ３１によるＲＡＭ−Ｂｓｘ内のディスクリートデータ
の読出しが可能となる。この踪は、アドレスマルチプレ
クサ６０が、 ＤＭＡ＝ｒｙ）ａ−９５１からのアドレ
ス（ＤＭＡ−ＡＪ）ＤＲＥ８Ｓ ） Ｋ代え、ＣＰ［Ｊ
ｓ ｏからのアトＬ／／Ｃ（ＣＰ Ｕ−ｋＤＤＲＥ
８ Ｓ ）をＲＡＭ−８５２のアドレスライン上に出力
すべ（ＲＡＭ−Ｂｓ、？への供給アドレス切替えを行な
う。このＣＰＵ５ｏかもの読出しアドレス指定でＲＡＭ
−Ｂｓｚから読出されたデータは、転送制御用のゲート
５７．５９を経由して共通バス３７に含まれるデータバ
ス上に出力され、ＣＰＵ３０に読込まれる。この際のリ
ード動作のタイミング制御は、制御回路６１゜６２によ
り行なわれる。
ここで、第４図乃至第６図を参照してＲＡＭＢ ｓ Ｊ
、及びＲＡＭ−Ｃ５３のリード／ライト動作について
説明する。ここではバッファメモリが２個、即ち二重バ
ッファ方式を採っていることから、データ転送量が多い
際は、 ＲＡＭ−Ｂ５２、及びＲＡＭ−Ｃ５３が、それ
ぞれ交互に並行して磁気ディスク装置４０との間のデー
タリード／ライト、及びＣＰＵ ｓ ｏとの間のデータ
リード／ライトに供されることになる。第４図は磁気デ
ィスク装置４０よりデータを読出し、Ｒ，ＡＭ−Ｂ５２
に畳込んでいる状態を示している。この際、ＲＡＭ−Ｃ
５３には、ディスクリートデータがまだ書込まれていな
い。第５図は、ＲＡＭ−Ｂｓｚの全てのアドレスに対し
てデータが書込まれ、Ｒ，ＡＭ−Ｂ ｓ ｚが一杯（Ｆ
ｕｌｌ）となって、続いて磁気デ〜イスク装置４０より
読出されたデータがＲＡＭ−０５３に書込まれている状
態を示しており、更にこの際、上記ＲＡＭ−Ｃｓ３への
ディスクリートデータの書込みと並行して、ＲＡＭ−Ｂ
５２に貯えられたデータがＣＰＵ５ ｏにより読出され
処理されている状態を示している。第６図はＣＰ Ｕ３
０による几ＡＩＶＩ−Ｂ５２からのデータの読出しが終
了し、磁気ディスク装置４０より読出されたデータが再
びＲＡＭ−Ｂｓｘに書込まれている状態を示しており、
この際はＣＰＵ３０がＲＡＭ−０５３のデータを読出し
、処理しているＯこのようにして、ＲＡＭ−Ｂ５２．及
びＲＡＭ−０５３が互に交互に、かつ同時並行して磁気
ディスク装置４０との間のデータリード／ライト、及び
ＣＰ Ｕ ｓ 。
、及びＲＡＭ−Ｃ５３のリード／ライト動作について
説明する。ここではバッファメモリが２個、即ち二重バ
ッファ方式を採っていることから、データ転送量が多い
際は、 ＲＡＭ−Ｂ５２、及びＲＡＭ−Ｃ５３が、それ
ぞれ交互に並行して磁気ディスク装置４０との間のデー
タリード／ライト、及びＣＰＵ ｓ ｏとの間のデータ
リード／ライトに供されることになる。第４図は磁気デ
ィスク装置４０よりデータを読出し、Ｒ，ＡＭ−Ｂ５２
に畳込んでいる状態を示している。この際、ＲＡＭ−Ｃ
５３には、ディスクリートデータがまだ書込まれていな
い。第５図は、ＲＡＭ−Ｂｓｚの全てのアドレスに対し
てデータが書込まれ、Ｒ，ＡＭ−Ｂ ｓ ｚが一杯（Ｆ
ｕｌｌ）となって、続いて磁気デ〜イスク装置４０より
読出されたデータがＲＡＭ−０５３に書込まれている状
態を示しており、更にこの際、上記ＲＡＭ−Ｃｓ３への
ディスクリートデータの書込みと並行して、ＲＡＭ−Ｂ
５２に貯えられたデータがＣＰＵ５ ｏにより読出され
処理されている状態を示している。第６図はＣＰ Ｕ３
０による几ＡＩＶＩ−Ｂ５２からのデータの読出しが終
了し、磁気ディスク装置４０より読出されたデータが再
びＲＡＭ−Ｂｓｘに書込まれている状態を示しており、
この際はＣＰＵ３０がＲＡＭ−０５３のデータを読出し
、処理しているＯこのようにして、ＲＡＭ−Ｂ５２．及
びＲＡＭ−０５３が互に交互に、かつ同時並行して磁気
ディスク装置４０との間のデータリード／ライト、及び
ＣＰ Ｕ ｓ 。
との間のデータリード／２イトに供される。この際、上
記ＲＡＭ−Ｂ５２．及びＲＡＭ−Ｃ５３は第７図に示す
如く、ＣＰＵ：ｔｏのメモリ空間に配置されている。従
ってＣＰＵ３０は上記ＲＡＭ−Ｂｓ２、及び１（ＡＭ−
Ｃｓｓを自由にアクセス可能である。
記ＲＡＭ−Ｂ５２．及びＲＡＭ−Ｃ５３は第７図に示す
如く、ＣＰＵ：ｔｏのメモリ空間に配置されている。従
ってＣＰＵ３０は上記ＲＡＭ−Ｂｓ２、及び１（ＡＭ−
Ｃｓｓを自由にアクセス可能である。
但し、ＲＡＭ−Ｂｓ、？、又はＲＡＭ−Ｃ５３が磁気デ
ィスク装置４０との間でデータを転送中の場合は、転送
速度が高速なため、ＣＰＵ３ｃ＋は上記転送実行中のＲ
ＡＭ−Ｂ５２．又はＲＡＭ−Ｃ５３をアクセスできない
。
ィスク装置４０との間でデータを転送中の場合は、転送
速度が高速なため、ＣＰＵ３ｃ＋は上記転送実行中のＲ
ＡＭ−Ｂ５２．又はＲＡＭ−Ｃ５３をアクセスできない
。
このように、ＨＤ−ＩＮＴＦｓｙ内に、Ｒ，ＡＭ−Ｂ５
２゜ＲＡＭ−Ｃ５３，及びＤＭＡコントロー９５１を備
え、几ＡＭ−Ｂ ｓ ｚ 、 ＲＡＭ−Ｃｓ ｓをＣＰ
Ｕ５ｏと磁気ディスク装置４０とが互に交互にリード／
ライトアクセスしてデータ転送を行なうことから、磁気
ディスク装置４０へのデータリード／−）イト中であっ
ても、ＣＰＵ５ｏはホー ルド状態となることなく、他の処理を 実行できる。このため、ＣＰＵ３０が 効率良く処理を実行でき、従ってシス テム全体の処理効率が向上できる。更 に、ＣＰＵ５ ｏは長時間ホールド状態とならないため
、通信インタフェイス 部３２の実時間処理が可能となり、従 って送受信タイミングエラーな招くこ となく信頼性の高いデータの送受信動 作が維持できる。
２゜ＲＡＭ−Ｃ５３，及びＤＭＡコントロー９５１を備
え、几ＡＭ−Ｂ ｓ ｚ 、 ＲＡＭ−Ｃｓ ｓをＣＰ
Ｕ５ｏと磁気ディスク装置４０とが互に交互にリード／
ライトアクセスしてデータ転送を行なうことから、磁気
ディスク装置４０へのデータリード／−）イト中であっ
ても、ＣＰＵ５ｏはホー ルド状態となることなく、他の処理を 実行できる。このため、ＣＰＵ３０が 効率良く処理を実行でき、従ってシス テム全体の処理効率が向上できる。更 に、ＣＰＵ５ ｏは長時間ホールド状態とならないため
、通信インタフェイス 部３２の実時間処理が可能となり、従 って送受信タイミングエラーな招くこ となく信頼性の高いデータの送受信動 作が維持できる。
尚、上記した実施例においては、４
にバイト構成のバッファメモリを２個
設けた所謂ダブＡ／（二重）バッファ構造を例にとって
示したが、これに限る ものではなく、３個以上の任意容量の 独立したバックアメモリを設けた多重バッファ構造にお
いても上記実施例と同様の効果を有することは勿論であ
る。又、上記した実施例においては固定磁気ディスク装
置を接続対象として示しているが、他のディスク装置等
の大容量ファイルメモリにおいても容易に本発明を実現
できる。
示したが、これに限る ものではなく、３個以上の任意容量の 独立したバックアメモリを設けた多重バッファ構造にお
いても上記実施例と同様の効果を有することは勿論であ
る。又、上記した実施例においては固定磁気ディスク装
置を接続対象として示しているが、他のディスク装置等
の大容量ファイルメモリにおいても容易に本発明を実現
できる。
以上詳記したように本発明の磁気ディスクインタ７エイ
ス装置によれば、磁気ディスク装置へのデータリード／
ライト時においてもＣＰＵがホールド状態とならずに他
の処理を実行できることから、システム全体の処理効率
を大幅に改善することができるとともに、他装置との間
のデータ送受信を実時間処理により実行できて送受信タ
イミ／グエ２−を招くことなく信頼性の高い動作を維持
することができる。
ス装置によれば、磁気ディスク装置へのデータリード／
ライト時においてもＣＰＵがホールド状態とならずに他
の処理を実行できることから、システム全体の処理効率
を大幅に改善することができるとともに、他装置との間
のデータ送受信を実時間処理により実行できて送受信タ
イミ／グエ２−を招くことなく信頼性の高い動作を維持
することができる。
１ＩＬ１図は従来の磁気ディスクイ／り７工イス機構を
示すシステムブロック図、第２図は本発明の一実施例を
示すブロック図、第３図は上記実施例における狭部の構
成を詳細に示すブロック図、第４図、第５図、及び第６
図はそれぞれ上記実施例の動作を説明するための図、第
７図は上記実施例におけるメモリマツプである。 ３０・・・マイクロプロセッサ（ＣＰＵ） 、３７・・
・固定記憶部（ＲＯＭ）、３２・・・通信イ／タフェイ
ス部、３７・・・共通バス（Ｃ−ＢＵＳ）、３８・・・
主メモリ（ＲＡＭ−Ａ）、ｓ ９・・・磁気ディスク装
置用インタフェイス部（Ｈｌ）−ＩＮＴＦ）、４ ｏ・
・・固定磁気ディスク装置、４１・・・ディスクコント
ローラ（Ｈｌ）Ｃ） 、 ４ 、？・・・ディスクドラ
イブ（ＤＩＳＫ）、５１・・・ダイレクトメモリアクセ
スフ／トローラ（ＤＭＡＣ）、 ５２．５３・・・バッ
ファメモリ（ＲＡＭ−Ｂ、ＲＡＭ−Ｃ）、５４．６３・
・・ドライバ／レシーバ、５５．５６，５７．５８．５
９・・・転送制御用ゲート（ＧＡＴＥ）、６０・・・ア
ドレスマルチプレクサ（ＡＤＩ）Ｒ−ＭＵＸ ）、６１
．６２・・・制御回ｆｌｌｔ （ＲＥＡＤ／ＷＲＩ Ｔ
Ｅ Ｃ０ＮＴＲ０Ｌ 、 ｊ）ＭＡＴＩＭＩＮＧＣＯＮ
ＴＲＯＬ）、６４・・・ドライバ（ＤＲＶ） 。 出願人代理人９Ｐ埋士 鈴 江 武 彦第１図 ０ 第２図 ｎ 第 ４ 圓 第５図 ＠６図 第７図
示すシステムブロック図、第２図は本発明の一実施例を
示すブロック図、第３図は上記実施例における狭部の構
成を詳細に示すブロック図、第４図、第５図、及び第６
図はそれぞれ上記実施例の動作を説明するための図、第
７図は上記実施例におけるメモリマツプである。 ３０・・・マイクロプロセッサ（ＣＰＵ） 、３７・・
・固定記憶部（ＲＯＭ）、３２・・・通信イ／タフェイ
ス部、３７・・・共通バス（Ｃ−ＢＵＳ）、３８・・・
主メモリ（ＲＡＭ−Ａ）、ｓ ９・・・磁気ディスク装
置用インタフェイス部（Ｈｌ）−ＩＮＴＦ）、４ ｏ・
・・固定磁気ディスク装置、４１・・・ディスクコント
ローラ（Ｈｌ）Ｃ） 、 ４ 、？・・・ディスクドラ
イブ（ＤＩＳＫ）、５１・・・ダイレクトメモリアクセ
スフ／トローラ（ＤＭＡＣ）、 ５２．５３・・・バッ
ファメモリ（ＲＡＭ−Ｂ、ＲＡＭ−Ｃ）、５４．６３・
・・ドライバ／レシーバ、５５．５６，５７．５８．５
９・・・転送制御用ゲート（ＧＡＴＥ）、６０・・・ア
ドレスマルチプレクサ（ＡＤＩ）Ｒ−ＭＵＸ ）、６１
．６２・・・制御回ｆｌｌｔ （ＲＥＡＤ／ＷＲＩ Ｔ
Ｅ Ｃ０ＮＴＲ０Ｌ 、 ｊ）ＭＡＴＩＭＩＮＧＣＯＮ
ＴＲＯＬ）、６４・・・ドライバ（ＤＲＶ） 。 出願人代理人９Ｐ埋士 鈴 江 武 彦第１図 ０ 第２図 ｎ 第 ４ 圓 第５図 ＠６図 第７図
Claims (1)
- ＣＰＵとバスを介して接続され、磁気ディスク装置のリ
ード／２イトデータを貯える複数のバックアメモリと、
この複数のバックアメモリのうち、１つのバッファメモ
リと前記磁気ディスク装置とのデータチャネルを確立し
、前記ＣＰＵからの他のバッファメモリへのアクセスと
独立して、前記バッファメモリと前記磁気ディスク装置
とのデータ転送制御を行なう転送制御回路とを具備する
ことを特徴とした磁気ディスクイ／タフェイス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22520882A JPS59114661A (ja) | 1982-12-22 | 1982-12-22 | 磁気デイスクインタフエイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22520882A JPS59114661A (ja) | 1982-12-22 | 1982-12-22 | 磁気デイスクインタフエイス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114661A true JPS59114661A (ja) | 1984-07-02 |
Family
ID=16825671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22520882A Pending JPS59114661A (ja) | 1982-12-22 | 1982-12-22 | 磁気デイスクインタフエイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103278A (ja) * | 1984-10-26 | 1986-05-21 | Oki Electric Ind Co Ltd | デ−タ収集方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114059A (en) * | 1980-02-14 | 1981-09-08 | Mitsubishi Electric Corp | Disk device |
| JPS595373A (ja) * | 1982-07-02 | 1984-01-12 | Casio Comput Co Ltd | デ−タ転送方式 |
-
1982
- 1982-12-22 JP JP22520882A patent/JPS59114661A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114059A (en) * | 1980-02-14 | 1981-09-08 | Mitsubishi Electric Corp | Disk device |
| JPS595373A (ja) * | 1982-07-02 | 1984-01-12 | Casio Comput Co Ltd | デ−タ転送方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103278A (ja) * | 1984-10-26 | 1986-05-21 | Oki Electric Ind Co Ltd | デ−タ収集方式 |
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