JPH11175311A

JPH11175311A - フラッシュメモリシステム

Info

Publication number: JPH11175311A
Application number: JP35216597A
Authority: JP
Inventors: Yuji Kakinuma; 裕二柿沼
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1997-12-05
Filing date: 1997-12-05
Publication date: 1999-07-02

Abstract

(57)【要約】【課題】書き込み／読み出し時間の遅れが少なく、高
速で動作が可能なフラッシュメモリシステムを実現す
る。【解決手段】ホストコンピュータ１と接続されるバス
インターフェース２と、フラッシュメモリ５に書き込み
／読み出しを行うためのフラッシュメモリインターフェ
ースと、前記ホストコンピュータ１側からフラッシュメ
モリ５側に送出されるデータとフラッシュメモリ５側か
らホストコンピュータ１側へ送出されるデータとを中継
してホストコンピュータ１とフラッシュメモリ５とのデ
ータ授受速度を調整するデータ中継手段３とを有し、前
記データ中継手段３は、所定長のデータを一時記憶する
２つのバッファＡ，Ｂを有し、ホストコンピュータ１側
あるいはフラッシュメモリ５側から送出されたデータを
この２つのバッファＡ，Ｂに交互に蓄えると共に、デー
タが満たされたバッファからデータをフラッシュメモリ
５側またはホストコンピュータ１側に交互に送出するフ
ラッシュメモリシステムとした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性メモリであ
るフラッシュメモリに関し、より詳しくはフラッシュメ
モリを適席に管理するための管理システムを備えたフラ
ッシュメモリシステムに関する。

【０００２】

【従来の技術】コンピュータシステムに用いられている
記憶媒体として、ハードディスク、フロッピーディスク
等の磁気記録媒体が従来より使用されている。なかでも
大容量でしかも高速動作が可能なハードディスクは、大
量のデータを蓄積することができることからシステムの
中心的な記憶媒体として位置づけられている。特に近
年、アプリケーションプログラムの大容量化、扱うデー
タ量の増大、多様化等により、益々大容量の記憶媒体へ
の需要が高まっている。

【０００３】ところで、ハードディスクは回転する磁気
ディスク上の所定の位置に磁気ヘッドを配置し、データ
の書き込み／読み出しを行う。このため、磁気ディスク
を回転させる機構や、磁気ヘッドを精度良く磁気ディス
ク上の所定の位置に配置する機構等、複雑で高精度な機
械構造を必要とし、製造工程が複雑となり、小型・軽量
化や低コスト化を図ることが困難である。また、構造物
を動かすために比較的大きな消費電力を必要とし、発熱
も多く、特に携帯機器等へ応用する場合に問題となる。
ハードディスクをシステムの記憶媒体として用いた場
合、ヘッド機構、回転機構等の機械的な構造に由来する
故障が問題となる。このような故障が生じた場合、ハー
ドディスクが使用できなくなり、蓄積したデータやプロ
グラムが使用できなくなってしまう。特に、ヘッド機構
に由来する故障はその構造上不可避の問題であり、上記
のような故障を生じる危険性がつきまとう。

【０００４】ハードディスク以外の記憶媒体として、Ｓ
−ＲＡＭ、Ｄ−ＲＡＭ等の半導体記憶素子がある。これ
らは、半導体であるため小型、軽量化が可能であり、基
本的には故障の心配がなく、極めて高速で動作すること
ができる。しかしながら、Ｓ−ＲＡＭ、Ｄ−ＲＡＭ等は
揮発性記憶素子であり、記憶状態を維持するためには電
源を必要とする。従って、これらを定常的に動作させる
ためには主電源やバックアップ用電弦を用意しなければ
ならず、データの安全性の面で問題があり、小型・軽量
化、低価格化を困難にしていた。

【０００５】不揮発性の記憶素子としてフラッシュメモ
リが知られている。フラッシュメモリは記憶を維持する
ための電源が不要であり、記憶したデータに対する安全
性が高く、小型・軽量化が可能である。フラッシュメモ
リをハードディスクに代えて記憶媒体として使用した
り、ハードディスクと共な補助記憶媒体として使用する
試みもなされている。フラッシュメモリをコンピュータ
システムの記憶媒体として使用する場合、フドッシュメ
モリを制御するためのフラッシュメモリコントローラが
必要である。

【０００６】このフラッシュメモリコントローラは、ホ
ストコンピュータからの指示により、フラッシュメモリ
へのデータの書き込み／読み出しを行う。ところが、ホ
ストコンピュータのデータの転送速度（タイミング）
と、フラッシュメモリの書き込み／読み出し速度（タイ
ミング）は一致しない。このため、フラッシュメモリコ
ントローラは外付けのバッファメモリを備え、このバッ
ファメモリを経由してフラッシュメモリへのデータの書
き込み／読み出しを行っている。例えば、フラッシュメ
モリへのデータの書き込み時には、フラッシュメモリコ
ントローラでは次のような制御を行う。先ず、ホストか
ら転送されたデータをバッファメモリへ転送して蓄え
る。その後、バッファメモリへ蓄えられたデータを読み
出してフォーマット処理した後、フラッシュメモリの所
定のアドレスへ転送することにより書き込みを行う。

【０００７】しかしながら、このように一旦バッファメ
モリへデータを蓄えるため、バッファメモリへの書き込
み／読み出しのための時間を要し、全体としてフラッシ
ュメモリへの書き込み／読み出し時間が遅くなってしま
う。この書き込み／読み出し時間の遅れは、特に近年高
速化され扱うデータ量が多いコンピュータシステムにと
っては重大な問題である。

【０００８】

【発明が解決しようとする課題】本発明の目的は、書き
込み／読み出し時間の遅れが少なく、高速で動作が可能
なフラッシュメモリシステムを実現することである。

【０００９】

【課題を解決するための手段】すなわち、上記目的は以
下の構成により達成される。（１）ホストコンピュータと接続されるバスインター
フェースと、フラッシュメモリに書き込み／読み出しを
行うためのフラッシュメモリインターフェースと、前記
ホストコンピュータ側からフラッシュメモリ側に送出さ
れるデータとフラッシュメモリ側からホストコンピュー
タ側へ送出されるデータとを中継してホストコンピュー
タとフラッシュメモリとのデータ授受速度を調整するデ
ータ中継手段とを有し、前記データ中継手段は、所定長
のデータを一時記憶する２つのバッファを有し、ホスト
コンピュータ側あるいはフラッシュメモリ側から送出さ
れたデータをこの２つのバッファに交互に蓄えると共
に、データが満たされたバッファからデータをフラッシ
ュメモリ側あるいはホストコンピュータ側に交互に送出
するフラッシュメモリシステム。（２）前記データ中継手段は、一方のバッファが所定
長のデータで満たされたことを検出して、データを蓄積
するバッファを他方のバッファに切り換えると共に、デ
ータで満たされている前記一方のバッファからデータを
送出可能にするバッファ制御部を有する上記（１）のフ
ラッシュメモリシステム。（３）前記バッファに記憶されるデータ長は、実デー
タとして５１２バイト、またはこれに冗長データを加え
たデータ長である上記（１）または（２）のフラッシュ
メモリシステム。（４）前記バッファ制御部は、それぞれのバッファに
対応して設けられ、それぞれのバッファが所定長のデー
タで満たされたことを検出するアドレスジェネレータ
と、アドレスジェネレータからのデータ満杯信号を検出
してデータを蓄えるバッファを切り替えるためのバッフ
ァ切り替え信号を発生するステアリングロジックと、ス
テアリングロジックからのバッファ切り替え信号や、少
なくとも主制御部、ホストコンピュータおよびフラッシ
ュシーケンサからのデータ書き込み、または読みだし要
求に応じて、それぞれのバッファへ接続されるデータ経
路を、これらのいずれかの側に切り換えるデータマルチ
プレクサとを有する上記（１）〜（３）のいずれかのフ
ラッシュメモリシステム（５）ＩＣチップである上記（１）〜（４）のいずれ
かのフラッシュメモリシステム。（６）フラッシュメモリと一体化されたカード形状の
外部記憶システムである上記（１）〜（５）のいずれか
のフラッシュメモリシステム。

【００１０】

【発明の実施の形態】本発明のフラッシュメモリシステ
ムは、例えば図１に示すように、ホストコンピュータと
接続されるバスインターフェース２と、フラッシュメモ
リ５に書き込み／読み出しを行うためのフラッシュメモ
リインターフェースと、前記ホストコンピュータ１側か
らフラッシュメモリ５側に送出されるデータとフラッシ
ュメモリ５側からホストコンピュータ１側へ送出される
データとを中継してホストコンピュータ１とフラッシュ
メモリ５とのデータ授受速度（タイミング）を調整する
データ中継手段３とを有し、前記データ中継手段３は、
所定長のデータを一時記憶する２つのバッファメモリ３
２，３３を有し、ホストコンピュータ１側あるいはフラ
ッシュメモリ５側から送出されたデータをこの２つのバ
ッファメモリ３２，３３に交互に蓄えると共に、データ
が満たされたバッファメモリからデータをフラッシュメ
モリ５側またはホストコンピュータ１側に交互に送出す
る。

【００１１】ホストコンピュータ１はマイクロプロセッ
サおよびこのマイクロプロセッサの周辺素子やキーボー
ド、通信ポート、拡張バス、ディスプレイ等の入出力手
段を備え、ハードディスク等の記憶媒体と接続可能であ
って、コンピュータ（パソコン）として必要な動作（一
般用途、特定用途を問わない）をなし得るものであれば
その態様、形態は問わない。

【００１２】バスインターフェース２は、ホストコンピ
ュータ１と接続するためのバス、例えばＳＣＳＩ、ＩＤ
Ｅ等の外部接続用バスや、これらのバスに準拠したＰＣ
ＭＣＩＡ等のＰＣカードインターフェース等が挙げられ
る。なかでも、好ましい態様として、本発明のフラッシ
ュメモリシステムをＰＣカードに応用する場合、ＰＣカ
ードインターフェースをも用いることとなる。従って、
バスインターフェース２は、これらの規格、仕様に準拠
して適切にホストコンピュータ１と接続しうるものであ
る。また、このバスインターフェース２は、ホストコン
ピュータ１側から見た場合、フラッシュメモリ５をハー
ドディスクと同等に扱うことができるものであれば、既
存のＯＳ、アプリケーションソフト等をそのまま用いる
ことができる。

【００１３】フラッシュメモリ５は不揮発性メモリであ
って、ＥＥＰＲＯＭの一種と見ることもできる。すなわ
ち、データの読み出しは随時行うことができるが、デー
タの書き込みはデータ消去後に１回のみ行うことがで
き、データの上書きはできない。従って、データの書き
込み動作を行う前には必ず記憶されているデータを消去
するための動作が伴う（初期状態を除く）。データを消
去する場合、フラッシュメモリでは、その構造上所定の
記憶領域を一括して消去することとなる。本発明で好ま
しく用いられるＮＡＮＤ型フラッシュメモリにおいて
は、通常、消去可能な最小領域は８ｋバイトまたは１６
ｋバイトである。

【００１４】通常、フラッシュメモリ５は、所定の記憶
容量を確保するため、複数のフラッシュメモリＩＣが集
合したメモリアレイを構成している。また、フラッシュ
メモリ５への書き込み／読み出しを行うためのフラッシ
ュメモリインターフェース４、例えば、フラッシュメモ
リシーケンサー等、フラッシュメモリと接続され、これ
に書き込み／読み出しを行う動作を自動的に制御し、適
性化するための制御素子等を有する。

【００１５】データ中継手段３はホストコンピュータ１
側からバスインターフェース２を介して送出されてくる
データを、フラッシュメモリインターフェース４を介し
てフラッシュメモリ５側に送出したり、その逆に、フラ
ッシュメモリ５側から内部バスを介して送出されたデー
タをバスインターフェース２を介してホストコンピュー
タ１側に送出したりする。

【００１６】このとき、ホストコンピュータ１側のデー
タ授受速度やタイミングとフラッシュメモリ５側のデー
タ授受速度やタイミングはそれぞれ異なっている。この
ため、データ中継手段３では所定の大きさのデータを蓄
えられる２つのバッファ３２，３３を備え、一方のバッ
ファＡ（Ｂ）をデータ書き込み側としたときには、他方
のバッファＢ（Ａ）をデータ読み出し側とする。そし
て、バッファ制御部３１はデータ書き込み側である一方
のバッファＡ（Ｂ）が所定長のデータで満たされ、かつ
データ読み出し側である他方のバッファＢ（Ａ）のデー
タがすでに読み出されたことを検出すると、両者を交換
し、データで満たされた一方のバッファＡ（Ｂ）をデー
タ読み出し側とし、データがすでに読み出された他方の
バッファＢ（Ａ）をデータ書き込み側とする。

【００１７】このように、２つのバッファに交互にデー
タを書き込むと共に、データが満たされたバッファから
交互にデータを読み出すことで、ホストコンピュータ側
と、フラッシュメモリ側とでのデータの授受速度が異な
っていても、それぞれの速度やタイミングに合わせてデ
ータを受け渡すことができる。この場合、データの授受
速度が速い側が必ず待機状態となるため、全体としての
データの授受速度はデータの授受速度の遅い側に支配さ
れることになる。なお、バッファ内のデータは、読み出
された後、ＦＩＦＯメモリのように空になるが、新しい
データで満たされた状態が検出可能であれば、上書きし
てもよい。

【００１８】２つのバッファに書き込み／読み出し可能
なデータ長（大きさ）としては、特に限定されるもので
はないが、本発明のフラッシュメモリシステムをハード
ディスクと同様に扱う場合、好ましくは実データとして
１セクター分のデータである５１２バイトである。な
お、例えばRead Long／Write Long といった特異な命令
によるデータ転送の場合、１セクター分のデータである
５１２バイトに加えてＥＣＣデータ等の冗長データを加
えた長さのデータ長となる場合もある。ハードディスク
と同様に扱われる場合、通常、ホストコンピュータから
は、１セクター分のデータ単位で送出される。

【００１９】このように、２つのバッファ３２，３３を
交互に交換してデータの受け渡しを行わせることによ
り、一方のバッファにデータを書き込むと共に、他方の
バッファからデータを読み出すことができ、データを中
継するために要する時間を大幅に短縮できる。この場
合、バッファ３２，３３の交換はバッファ制御部３１に
より瞬時に行われるため、上記のようにデータの転送時
間は、ホストコンピュータ側あるいはフラッシュメモリ
側のいずれか遅い方の速度と同等と見なすことができ
る。

【００２０】次に、データ中継手段の動作についてより
詳細に説明する。

【００２１】いま、図２に示すように、ホストコンピュ
ータ側からフラッシュメモリ側にデータの書き込み操作
が行われたとする。このとき２つのバッファ３２，３３
は初期状態にありデータは空である。また、２つのバッ
ファＡ，Ｂが”満杯”の状態を表すフラッグＦｕｌｌ
Ａ、ＦｕｌｌＢはいずれも”０”、”空”の状態を示す
フラッグＥｍｐｔｙＡ、ＥｍｐｔｙＢはいずれも”１”
である。

【００２２】先ず、例えば、ホストコンピュータ側にあ
るＯＳ等が、ハードディスクにデータを書き込むように
動作するものであれば、１セクター（５１２バイト）分
のデータが送出されてくる。このデータがバッファＡに
書き込まれ始めると、フラッグＥｍｐｔｙＡはリセット
され”０”となる。従って、各フラッグの状態は次のよ
うになる。ＦｕｌｌＡ：０ＦｕｌｌＢ：０ＥｍｐｔｙＡ：０ＥｍｐｔｙＢ：１

【００２３】次いで、バッファＡが所定長、１セクター
（５１２バイト）分のデータで満たされると、フラッグ
ＦｕｌｌＡは”１”となり、このときバッファＢの状態
を示すフラッグＥｍｐｔｙＢは”１”であり、バッファ
制御部３１はこの状態を検出すると、図３に示すように
２つのバッファを交換する。このとき各フラッグ状態は
次のようである。ＦｕｌｌＡ：１ＦｕｌｌＢ：０ＥｍｐｔｙＡ：０ＥｍｐｔｙＢ：１

【００２４】バッファの交換はハードウエアにより瞬時
に行われ、バッファＢにデータが書き込まれ始める。こ
のときフラッグＥｍｐｔｙＢはリセットされて”０”と
なり、各フラッグ状態は次のようになる。ＦｕｌｌＡ：１ＦｕｌｌＢ：０ＥｍｐｔｙＡ：０ＥｍｐｔｙＢ：０

【００２５】また、同時に交換されたバッファＡは読み
出し可能状態となり（フラッグＦｕｌｌＡが立ってい
る）、フラッシュメモリインターフェース側がこれを検
出して読み出し、フラッシュメモリの所定のアドレスに
書き込む（バッファＡ側がフラッシュメモリのイネーブ
ル信号を検出してデータを放出し、フラッシュメモリ側
がこれを受け取り書き込むこととしても良い）。このと
き、フラッグＦｕｌｌＡがリセットされて”０”とな
り、各フラッグ状態は次のようになる。ＦｕｌｌＡ：０ＦｕｌｌＢ：０ＥｍｐｔｙＡ：０ＥｍｐｔｙＢ：０

【００２６】いま、ホスト側のデータ送出速度よりもフ
ラッシュメモリインターフェース側のデータ書き込み速
度が速いとすると、通常、バッファＢに所定長のデータ
が書き込まれる速度より、バッファＡが空になる（所定
長のデータが読み出される）速度の方が速く、図４に示
すようにバッファＢが満たされるより前にバッファＡが
空になり、フラッグＥｍｐｔｙＡはセットされて”１”
になる。このとき、各フラッグ状態は次のようである。ＦｕｌｌＡ：０ＦｕｌｌＢ：０ＥｍｐｔｙＡ：１ＥｍｐｔｙＢ：０

【００２７】次いで、バッファＢが所定長のデータで満
たされ、フラッグＦｕｌｌＢがせっとされて”１”とな
る。従って、各フラッグ状態は次のようになる。ＦｕｌｌＡ：０ＦｕｌｌＢ：１ＥｍｐｔｙＡ：１ＥｍｐｔｙＢ：０

【００２８】バッファ制御部３１はこの状態を検出する
と２つのバッファを交換し、再びバッファＡにホストコ
ンピュータ側からのデータが書き込まれる。このように
して、ホストコンピュータ側からフラッシュメモリ側に
書き込まれるデータを、２つのバッファが交互に書き込
み／読み出し側の機能を交換することにより、時間的ロ
スを最小限にしつつ、両者の速度に合わせて中継するこ
とができる。

【００２９】また、２つのバッファの状態は、４つのフ
ラッグで表すことができ、このフラッグを監視すること
によりバッファを交換するタイミングを把握することが
できる。従って、バッファの交換等を行うバッファ制御
部３１は、ゲートの組み合わせ等のようにハードウエア
のみの構成とすることができ、極めて高速に動作させる
ことができる。また、バッファの交換も、実際にはゲー
トの開け閉めやデータ路の変更等、ハードウエア上での
操作により行うことができ高速に行うことができる。勿
論、これらの操作はソフトウエア上で、あるいはハード
ウエアとソフトウエアとの相互作用により行わせること
も可能である。

【００３０】次に、本発明のデータ中継手段３のより詳
細な構成例について説明する。図５は、データ中継手段
のより詳細な構成例を示したブロック図である。

【００３１】図に示されるように、バッファＡ３２とバ
ッファＢ３３とは、それぞれアドレズジェネレータＡ３
１２とアドレスジェネレータＢ３１３とにそれぞれ接続
されている。このアドレズジェネレータＡ３１２とアド
レスジェネレータＢ３１３は、バッファＡ３２、バッフ
ァＢ３３にデータを書き込み／読み出しする際に、バッ
ファＡまたはＢのアドレスをインクリメント等して、デ
ータをバッファ上にある各データビットから連続的に書
き込み／読み出しできるようになっている。

【００３２】このアドレズジェネレータＡ３１２と、ア
ドレスジェネレータＢ３１３とは、バッファＡ，Ｂへの
書き込み／読み出し動作を規律するため、書き込み動
作、あるいは読み出し動作の完了を検出することがで
き、これを例えば上記フラグ等として、ステアリングロ
ジック３１１に通知してバッファＡとバッファＢとの切
り替え操作を行うタイミングを与える。

【００３３】ステアリングロジック３１１は、アドレズ
ジェネレータＡ３１２とアドレスジェネレータＢ３１３
とに接続されていて、バッファＡとバッファＢの状態が
交換可能な状態になったことを検出すると、データマル
チプレクサ３１４に対して、バッファＡに接続されるデ
ータ路と、バッファＢに接続するデータ路とを切り替え
させる。

【００３４】データマルチプレクサ３１４は、バッファ
ＡとバッファＢとに接続されるデータ経路を切り替える
もので、半導体スイッチ等により構成することができ
る。データマルチプレクサ３１４を介してバッファＡと
バッファＢとに接続される相手側は、通常、ホストコン
ピュータ１とフラッシュメモリ５（図１参照）へのデー
タの書き込み／読み出しを制御するフラッシュシーケン
サ４１とである。従って、通常、これらホストコンピュ
ータ１、またはフラッシュシーケンサ４１のいずれの側
かにバッファＡ、またはバッファＢを交互に接続する。
これにより、データを搬送する方向が決められる。

【００３５】また、その他の接続相手として、データ中
継手段３全体を制御するメインプロセッサ３４や、ＥＣ
Ｃ制御部４２等にも接続される。メインプロセッサ３４
は、ホストコンピュータとのインターフェース２や、デ
ータ中継手段３、フラッシュシーケンサ４１等を制御
し、ホストコンピュータ１からフラッシュメモリ５、あ
るいはフラッシュメモリ５からホストコンピュータ１へ
のデータの流れが円滑になるように操作したり、全体の
動作や搬送されているデータ内容を監視することによ
り、不具合箇所を検出して、修復、補助動作を行った
り、アラーム動作を行ったりする。

【００３６】ＥＣＣ制御部４２は、搬送されてくるデー
タの冗長部分に、エラーコレクションコード（以下ＥＣ
Ｃという）を付加する。ＥＣＣを設けることにより、フ
ラッシュメモリ内でのデータの損傷や、メモリ自体の損
傷状態を記録し、これを随時把握することができる。冗
長データは、ＥＣＣやデータエラーに関する情報や、そ
の他の付加事項等のデータであり、データ長は特に限定
されるものではないが、通常、８バイトまたは１６バイ
トである。

【００３７】前記フラッシュッシーケンサ４１は、フラ
ッシュメモリ５への書き込み／読み出し動作を規律する
もので、これらの動作手順がシーケンシャルな動作とし
て内部のＲＡＭ等に記憶されている。そして、メインプ
ロセッサ３４等からの書き込み／読み出し要求に対し
て、カウンタ、ＲＡＭ、デコーダ、制御素子等により一
連の操作を自動的に行い、所定の操作によりフラッシュ
メモリ５へデータを書き込んだり、所定の操作によりデ
ータを読み出したりする。なお、前記ＥＣＣ制御部４２
を、このフラッシュシーケンサ４１内に設けてもよい
し、別個に設けても良い。フラッシュシーケンサ４１，
ＥＣＣ制御部４２は前記フラッシュメモリインターフェ
ース４として機能する。

【００３８】なお、ＰＣＭＣＩＡブロック３７とＡＴＡ
ブロック３８は相互に接続されていて、アドレスモード
の選択等が行えるようになっている。また、ＡＴＡブロ
ック３８とバッファ制御部３１は相互に接続されてい
て、リード／ライト命令で１セクターのデータが読み書
きされると、タスクレジスター内部の各データが操作さ
れるようになっている。

【００３９】好ましい態様として、アドレスジェネレー
タＡ，Ｂ、ステアリングロジック３１１はゲート等の論
理回路の組み合わせによる、ハードウエアのみの構成と
することが好ましい。ハードウエアにより構成すること
により、動作スピードが速くなる。

【００４０】

【実施例】次に、好ましい実施例を示し、本発明をさら
に具体的に説明する。

【００４１】図６は本発明の実施例の基本構成を示すブ
ロック図である。本発明のフラッシュメモリシステム
は、ホストコンピュータ１と接続されるＰＣカードバス
２ａと、このＰＣカードバス２ａと接続されているバッ
ファ制御部３１内のバッファＡ３２とバッファＢ３３を
有する（この例では一体として表示しているがそれぞれ
が別個に存在していても良い。）。また、上記ＰＣカー
ドバス２ａには、ＰＣＭＣＩＡブロック３７とＡＴＡブ
ロック３８とが接続されている。前記バッファ制御部３
１内のバッファＡ３２とバッファＢ３３には、フラッシ
ュメモリインターフェース４としてのフラッシュシーケ
ンサ４１とＥＣＣ制御部４２とが接続されており（この
例では一体として表示しているがそれぞれが別個に存在
していても良い。）、このフラッシュシーケンサ４１等
にフラッシュメモリ５のメモリアレイが接続されてい
る。

【００４２】また、前記バッファ制御部３１、ＰＣＭＣ
ＩＡブロック３７、ＡＴＡブロック３８，フラッシュシ
ーケンサ４１にはメインプロセッサ３４が接続されてい
てこれらを総合的に制御している。このメインプロセッ
サ３４には、これから直接アクセスすることのできるＲ
ＯＭ３４ａ，ＲＡＭ３４ｂが接続されていて、制御アル
ゴリズムや演算に必要なデータ等を記憶するようになっ
ている。

【００４３】ＰＣカードバス２ａは、ＰＣカードと称す
るカード状の拡張システム（例えば、ＳＣＳＩインター
フェースユニット、ＭＯＤＥＭユニット、メモリカード
等）を接続するためのバスシステムであって、この例で
はＰＣＭＣＩＡ規格の所定のカードスロットルを介して
ＰＣカードを接続しうるものである。このようなＰＣカ
ードは、ラップトップコンピュータ等の携帯機器や、こ
れらから情報を授受するシステムなどに特に好ましく用
いられる。

【００４４】バッファ制御部３１およびバッファＡ３
２，バッファＢ３３は前期と同様な構成であり、説明を
省略する。ＰＣＭＣＩＡブロック３７は、前記ＰＣカー
ドバス２ａと適切に接続するためのＰＣカードバスイン
ターフェースとして機能する。すなわち、ＰＣカードバ
ス２ａの制御システム（図示しない）が、ＰＣカードが
接続されたことを認識するために必要なデータや、認識
するために必要な手順等が記憶されていて、自動的に必
要な操作を行うことができるようになっている。

【００４５】ＡＴＡブロック３８内部のタスクレジスタ
は、ホストコンピュータから与えられるシリンダー、ヘ
ッド、トラックのデータであるＣＨＳアドレスを収容し
たり、逆にこれをホストコンピュータ側に与えたり、ホ
スト側の論理アドレスに変換するためのデータ等を備え
る。これにより、ホストコンピュータ１がフラッシュメ
モリシステムをあたかもハードディスクとして取り扱う
ことができるようになる。

【００４６】フラッシュメモリ５は、この例では複数の
メモリ素子が集合したメモリアレイを構成していて、必
要な記憶容量を確保できるようになっている。その他の
構成は上記の構成例と同一であり、同一構成要素には同
一符号を付して説明を省略する。

【００４７】このように、本発明のフラッシュメモリシ
ステムはＰＣカード内に収納され、ＳＣＳＩ仕様のハー
ドディスクと同等に扱うことができるようになってい
る。ＰＣカードとして着脱自在にホストコンピュータと
接続することにより、比較的大容量のデータを小型、軽
量なカードで自由に移動させたり、保存したりできる。
しかも、従来のソフトが認識可能なハードディスクと同
様に扱えるので、既存のソフトが活用でき、取り扱いも
容易である。

【００４８】本発明のフラッシュメモリーシステムは、
例えば、従来のバッファＲＡＭを用いたシステムと比較
して、ファイルデータでは、書き込み時間で５００ｋ B
/S以上、読み出し時間で２〜３Ｍ B/S以上の高速処理が
可能となり、それぞれ従来のシステムの１／１０〜２／
３以上の時間短縮が可能である。

【００４９】本発明のフラッシュメモリシステムは、上
記構成例に限定されるものではなく、種々の応用が可能
である。また、その使用範囲もラップトップコンピュー
タ等のコンピュータシステムの他、携帯通信機器、デジ
タルカメラ、マルチメディアシステム等種々のデータを
取り扱う分野への応用が可能である。

【００５０】

【発明の効果】以上のように本発明によれば、書き込み
／読み出し時間の遅れが少なく、高速で動作が可能なフ
ラッシュメモリシステムを実現できる。

【図面の簡単な説明】

【図１】本発明のフラッシュメモリシステムの基本構成
を示したブロック図である。

【図２】ホストコンピュータ側からフラッシュメモリ側
へデータを転送する様子を示した図で、バッファＡにデ
ータを書き込んでいる状態を示した図である。

【図３】ホストコンピュータ側からフラッシュメモリ側
へデータを転送する様子を示した図で、バッファＡがデ
ータ満たされてバッファＢと交換されて、バッファＢに
データを書き込むと共にバッファＡからデータを読み出
している状態を示した図である。

【図４】ホストコンピュータ側からフラッシュメモリ側
へデータを転送する様子を示した図で、バッファＢにデ
ータを書き込んでいる間に、バッファＡからデータが先
に読み出された状態を示した図である。

【図５】データ中継手段のより詳細の構成例を示したブ
ロック図である。

【図６】本発明の実施例であるＰＣカードに応用した構
成例を示したブロック図である。

【符号の説明】

１ホストコンピュータ２バスインターフェース２ａＰＣカードバス３データ中継手段４フラッシュメモリインターフェース５フラッシュメモリ３１バッファ制御部３２バッファＡ３３バッファＢ３４メインプロセッサ３４ａＲＯＭ３４ｂＲＡＭ３７ＰＣＭＣＩＡブロック３８ＡＴＡブロック（タスクレジスタ）４１フラッシュシーケンサ４２ＥＣＣ制御部３１１ステアリングロジック３１２アドレスジェネレータＡ３１３アドレスジェネレータＢ３１４データマルチプレクサ

Claims

【特許請求の範囲】

【請求項１】ホストコンピュータと接続されるバスイ
ンターフェースと、フラッシュメモリに書き込み／読み
出しを行うためのフラッシュメモリインターフェース
と、前記ホストコンピュータ側からフラッシュメモリ側
に送出されるデータとフラッシュメモリ側からホストコ
ンピュータ側へ送出されるデータとを中継してホストコ
ンピュータとフラッシュメモリとのデータ授受速度を調
整するデータ中継手段とを有し、前記データ中継手段は、所定長のデータを一時記憶する
２つのバッファを有し、ホストコンピュータ側あるいは
フドッシュメモリ側から送出されたデータをこの２つの
バッファに交互に蓄えると共に、データが満たされたバ
ッファからデータをフラッシュメモリ側あるいはホスト
コンピュータ側に交互に送出するフラッシュメモリシス
テム。
【請求項２】前記データ脱継手段は、一方のバッファ
が所定長のデータで満たされたことを検出して、データ
を蓄積するバッファを他方のバッファに切り換えると共
に、データで満たされている前記一方のバッファぉらデータ
を送出可能にするバッファ制御部を有する請求項１のフ
ラッシュメモリシステム。
【請求項３】前記バッファに記憶されるデータ長は、
実データとして５１２バイト、またはこれに冗長データ
を加えたデータ長である請求項１または２のフラッシュ
メモリシステム。
【請求項４】前記バッファ制御部は、それぞれのバッ
ファに対応して設けられ、それぞれのバッファが所定長
のデータで満たされたことを検出するアドレスジェネレ
ータと、アドレスジェネレータからのデータ満杯信号を検出して
データを蓄えるバッファを切り替えるためのバッファ切
り替え信号を発生するステアリングロジックと、ステアリングロジックからのバッファ切り替え信号や、
少なくとも主制御部、ホストコンピュータおよびフラッ
シュシーケンサからのデータ書き込み、または読みだし
要求に応じて、それぞれのバッファへ接続されるデータ
経路を、これらのいずれかの側に切り換えるデータマル
チプレクサとを有する請求項１〜３のいずれかのフラッ
シュメモリシステム
【請求項５】ＩＣチップである請求項１〜４のいずれ
かのフラッシュメモリシステム。
【請求項６】フラッシュメモリと一体化されたカード
形状の外部記憶システムである請求項１〜５のいずれか
のフラッシュメモリシステム。