JP2003030045A

JP2003030045A - 記憶装置

Info

Publication number: JP2003030045A
Application number: JP2001215755A
Authority: JP
Inventors: Kazuto Tazaki; 和人田崎; Yoshimi Watanabe; 芳美渡辺
Original assignee: Hitachi Communication Technologies Ltd
Current assignee: Hitachi Communication Technologies Ltd
Priority date: 2001-07-16
Filing date: 2001-07-16
Publication date: 2003-01-31

Abstract

(57)【要約】【課題】より高速にデータの書き込み処理を行なうこと
のできる不揮発性半導体メモリを用いた記憶装置を提供
する。【解決手段】主制御部１は、フラッシュメモリ２_１〜２
_ｎのうちの少なくとも２つに対し連続して消去命令を発
行する場合、メモリＩＦ部３を介して、命令発行先のフ
ラッシュメモリ２_ｘへのセレクト信号線７４を選択状態
に遷移させて、消去命令をバス７３より送出する。消去
命令の送出が完了したならば、レディ/ビジィ信号線７
５がビジィ状態からレディ状態へ遷移するのを待つこと
なく、フラッシュメモリ２_ｘへのセレクト信号線７４を
選択状態から非選択状態に戻す。そして、直ちに、次の
命令発行先のフラッシュメモリ２_ｘ+１へのセレクト信
号線７４を選択状態に遷移させ、消去命令をバス７３よ
り送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリを用いた記憶装置に関し、特に、交換機システムの
外部記憶装置として好適な記憶装置に関する。

【０００２】

【従来の技術】局データや交換機システムのシステムフ
ァイルなどを記憶する、交換機システムの外部記憶装置
として、ハードディスク装置が使われることが多い。し
かし、ハードディスク装置は、駆動系などのメカ部品を
多用して構成されており、高信頼性が要求される交換機
システムの外部記憶装置として使用するためには、定期
的なメンテナンスや交換が必要であった。

【０００３】

【発明が解決しようとする課題】ところで、不揮発性半
導体メモリは、ハードディスク装置に比べメカ部品が少
なく、故障等も少ない。また、不揮発性半導体メモリに
は、セクタの書き換え回数に制限があるが、セクタの書
き換え回数を平均化することにより不揮発性半導体メモ
リの寿命を延命させる技術も提案されている。このた
め、メンテナンスの負担を軽減すべく、不揮発性半導体
メモリを利用した記憶装置を交換機システムの外部記憶
装置として用いることも考えられる。

【０００４】しかし、不揮発性半導体メモリへのデータ
書き込みには、そのデータ書き込み対象セクタに記憶さ
れているデータを一旦消去してから、データを書き込む
必要がある。そして、複数の不揮発性半導体メモリを共
通のメモリバスで接続して記憶装置を構成した場合にお
いて、データ書き込み対象セクタが複数の不揮発性半導
体メモリにわたる場合、従来は、上記の消去処理を、あ
る不揮発性半導体メモリに対する消去処理が完了してか
ら、次の不揮発性半導体メモリに対する消去処理を開始
するといったように、前記複数の不揮発性半導体メモリ
に対して順番に行なっている。このため、データ書き込
み処理に要する処理時間が長くなってしまう。

【０００５】また、不揮発性半導体メモリでは、データ
書き込み処理後に、不揮発性半導体メモリのステータス
を確認することで、データ書き込み対象セクタの欠陥の
有無をチェックしている。しかし、このステータス確認
では、書き込んだデータ中のビット「１」の不揮発性半
導体メモリでの書き込み位置をチェックすることで、デ
ータ書き込み対象セクタの欠陥の有無をチェックしてい
る。ビット「０」の不揮発性半導体メモリでの書き込み
位置についてはチェックされない。これでは、不揮発性
半導体メモリの故障モードの１つであるビット干渉によ
り、不揮発性半導体メモリに書き込むべきビット「１」
がビット「０」として書き込まれてしまう現象（いわゆ
るビット化け）を検出できない。

【０００６】本発明は、上記事情に鑑みてなされたもの
であり、本発明の目的の１つは、より高速にデータの書
き込み処理を行なうことのできる不揮発性半導体メモリ
を用いた記憶装置を提供することにある。また、本発明
の目的の他の１つは、より確実にデータの書き込みエラ
ーを検出できる不揮発性半導体メモリを用いた記憶装置
を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明の記憶装置は、複数の電気的に書き換え可能
な不揮発性半導体メモリと、前記複数の不揮発性半導体
メモリとのインターフェースをとるメモリインターフェ
ース部と、主制御部と、を備える。

【０００８】そして、前記メモリインターフェース部
は、少なくとも、前記複数の不揮発性半導体メモリに共
通のメモリバスと、前記複数の不揮発性半導体メモリ毎
に設けられたセレクト信号線とを介して、前記複数の不
揮発性半導体メモリに接続されている。また、前記主制
御部は、前記複数の不揮発性半導体メモリのうちの少な
くとも２つに対し連続して消去命令を発行する場合、前
記メモリインターフェース部を介して、命令発行先の前
記不揮発性半導体メモリへの前記セレクト信号線を選択
状態として、消去命令を前記メモリバスより送出し、前
記消去命令の送出が完了したならば、前記命令発行先の
前記不揮発性半導体メモリでの消去処理が完了するのを
待つことなく、前記命令発行先の前記不揮発性半導体メ
モリへの前記セレクト信号線を選択状態から非選択状態
に戻して、次の命令発行先の前記不揮発性半導体メモリ
への前記セレクト信号線を選択状態として、消去命令を
前記メモリバスより送出する。

【０００９】このように構成すれば、ある不揮発性半導
体メモリに対する消去処理が完了するのを待つことな
く、次の不揮発性半導体メモリに対する消去処理を開始
するので、複数の不揮発性半導体メモリに対する消去処
理を従来に比べて高速化できる。したがって、より高速
にデータの書き込み処理を行なうことが可能となる。

【００１０】また、上記課題を解決するために、本発明
の記憶装置は、主制御部と、少なくとも１つの電気的に
書き換え可能な不揮発性半導体メモリと、前記複数の不
揮発性半導体メモリとのインターフェースをとるメモリ
インターフェース部と、外部装置とのインターフェース
をとる外部装置インターフェース部と、前記主制御部よ
りの指示に従い、前記外部装置インターフェース部およ
び前記メモリインターフェース部と協調して、前記外部
装置よりのデータを前記不揮発性半導体メモリに転送す
るメモリアクセスコントローラと、前記外部装置インタ
ーフェース部を介して前記外部装置より送られてきたデ
ータを一時格納するための第１のバッファと、前記メモ
リインターフェース部を介して前記不揮発性半導体メモ
リより送られてきたデータを一時格納するための第２の
バッファと、を備える。

【００１１】そして、前記メモリアクセスコントローラ
は、前記主制御部よりの指示に従い、前記外部装置より
のデータを前記第１のバッファに格納し、当該データを
前記第１のバッファから読み出して前記不揮発性半導体
メモリに転送すると共に、前記主制御部によって前記不
揮発性半導体メモリから読み出された、前記不揮発性半
導体メモリに転送したデータを、前記第２のバッファに
格納し、前記第２のバッファに格納したデータと、前記
第１のバッファに格納されている、前記不揮発性半導体
メモリに転送したデータとを比較して、前記不揮発性半
導体メモリへの書き込みエラーを検出する。

【００１２】このように構成すれば、データが前記不揮
発性半導体メモリに正しく書き込まれたか否かをより正
確に確認することができる。

【００１３】なお、上記構成の記憶装置において、前記
主制御部は、前記メモリアクセスコントローラによって
前記不揮発性半導体メモリへの書き込みエラーが検出さ
れた場合、前記第１のバッファに格納されているデータ
を記憶した前記不揮発性半導体メモリのセクタを、欠陥
セクタとして管理するとよい。そして、前記メモリアク
セスコントローラに、前記第１のバッファに格納されて
いるデータを前記不揮発性半導体メモリに再度転送させ
て、前記不揮発性半導体メモリに予め用意しておいた代
替セクタへ書き込むとよい。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。

【００１５】図１は、本発明の一実施形態が適用された
記憶装置の概略構成図である。

【００１６】図示するように、本実施形態の記憶装置
は、複数のフラッシュメモリ２_１〜２ _ｎと、複数のフラ
ッシュメモリ２_１〜２_ｎとのインターフェースをとるメ
モリＩＦ部３と、交換機システムの制御装置などの外部
装置とのインターフェースをとる外部装置ＩＦ部４と、
第１バッファ６１と、第２バッファ６２と、メモリアク
セスコントローラ５と、上記の各装置を統括的に制御す
る主制御部１とを備える。

【００１７】メモリＩＦ部３は、フラッシュメモリ２_１
〜２_ｎに共通のバス７３と、フラッシュメモリ２_１〜２
_ｎ毎に設けられたセレクト信号線７４と、フラッシュメ
モリ２_１〜２_ｎに共通のレディ/ビジィ信号線７５とを
介して、フラッシュメモリ２ _１〜２_ｎに接続されてい
る。バス７３は、フラッシュメモリ２_１〜２_ｎへ読み書
きすべきデータの転送、および、消去命令や書き込み命
令や読み出し命令などのフラッシュメモリ２_１〜２_ｎに
対する各種命令の転送のために使用される。セレクト信
号線７４は、バス７３を利用可能とするフラッシュメモ
リ２_１〜２_ｎを選択するために使用される。そして、レ
ディ/ビジィ信号線７５は、フラッシュメモリ２_１〜２
_ｎの動作状態（レディかビジィか）を伝えるために使用
される。

【００１８】ここで、各フラッシュメモリ２_１〜２_ｎの
レディ/ビジィ信号出力端子は、オープンコレクタとな
っており、各フラッシュメモリ２_１〜２_ｎのいずれか１
つでも、ビジィ（レディ/ビジィ信号出力端子が短絡状
態すなわちロー出力）であれば、メモリＩＦ部３にはビ
ジィ状態が伝えられるように構成されている。なお、各
フラッシュメモリ２_１〜２_ｎのレディ/ビジィ信号出力
端子をオープンコレクタで構成する代わりに、レディ/
ビジィ信号線７５をワイアードオアで構成し、各フラッ
シュメモリ２_１〜２_ｎのいずれか１つでもビジィであれ
ば、メモリＩＦ部３にビジィ状態が伝えられるようにし
てもよい。

【００１９】メモリＩＦ部３、外部装置ＩＦ部４、第１
バッファ６１、第２バッファ６２およびメモリアクセス
コントローラ５は、バス７１を介して相互接続されてい
る。ここで、第１バッファ６１および第２バッファ６２
は、同じメモリを用いて構成されたものであってもよ
い。

【００２０】メモリアクセスコントローラ５は、主制御
部１よりの指示に従い、外部装置ＩＦ部４およびメモリ
ＩＦ部３と協調して、外部装置およびフラッシュメモリ
２_１〜２_ｎ間のデータ転送を行なう。

【００２１】具体的には、フラッシュメモリ２_１〜２_ｎ
に記憶されたデータを外部装置へ転送する場合、つま
り、読み出し処理の場合、まず、フラッシュメモリ２_１
〜２_ｎから読み出されたデータを、メモリＩＦ部３を介
して、第１バッファ６１に格納する。そして、第１バッ
ファ６１へのデータ格納が完了したならば、第１バッフ
ァ６１からデータを読み出し、これを外部装置ＩＦ部４
を介して、外部装置へ送信する。

【００２２】また、外部装置よりのデータをフラッシュ
メモリ２_１〜２_ｎへ転送する場合、つまり、書き込み処
理の場合、まず、外部装置よりのデータを、外部装置Ｉ
Ｆ部４を介して、第１バッファ６１に格納する。そし
て、第１バッファ６１へのデータ格納が完了したなら
ば、第１バッファ６１からデータを読み出し、これをメ
モリＩＦ部４を介してフラッシュメモリ２_１〜２_ｎへ転
送する。これにより、データがフラッシュメモリ２_１〜
２_ｎに書き込まれる。

【００２３】さらに、本実施形態のメモリアクセスコン
トローラ５は、上記の書き込み処理後、主制御部１より
の指示に従い、フラッシュメモリ２_１〜２_ｎから読み出
された、上記の書き込み処理でフラッシュメモリ２_１〜
２_ｎに書き込まれたデータを、メモリＩＦ部３を介し
て、第２バッファ６２に格納する。そして、第２バッフ
ァ６２へのデータ格納が完了したならば、第１バッファ
６１に格納されているフラッシュメモリ２_１〜２_ｎへ転
送したデータと、第２バッファ６２に格納したデータと
を読み出して、両者を比較することにより、フラッシュ
メモリ２_１〜２_ｎへデータが適正に書き込まれたか否か
を確認する。もし、適正に書き込まれていない場合は、
その旨を主制御部１に通知する。

【００２４】主制御部１は、ＣＰＵ１１と、ＣＰＵ１１
が実行すべき各種プログラムやデータを保持するＲＯＭ
１２と、ＣＰＵ１１のワークエリアとして機能するＲＡ
Ｍ１４と、を備えて構成されている。ここで、ＣＰＵ１
１、ＲＯＭ１２、ＲＡＭ１３、メモリＩＦ部３、外部装
置ＩＦ部４およびメモリアクセスコントローラ５は、バ
ス７２を介して相互接続されている。

【００２５】なお、本実施形態において、メモリアクセ
スコントローラ５、外部装置ＩＦ部４およびメモリＩＦ
部３は、ＤＭＡ（Direct Memory Access）機能を有する
ものとする。ここで、メモリアクセスコントローラ５、
外部装置ＩＦ部４およびメモリＩＦ部３は、ＡＳＩＣ
（Application Specific Inteｇrated Circuits）、Ｆ
ＰＧＡ（Field Programmable Gate Array）などの集積
ロジックＩＣによりハード的に実現されるものでもよい
し、あるいは、ＤＳＰ（Digital Signal Processor）な
どの計算機によりソフトウエア的に実現されるものでも
よい。

【００２６】次に、フラッシュメモリ２_１〜２_ｎの記憶
領域の構造と、主制御部１が管理するフラッシュメモリ
２_１〜２_ｎの記憶領域のアドレスとについて説明する。

【００２７】図２は、フラッシュメモリ２_１〜２_ｎの記
憶領域の構造例を示す図である。

【００２８】図示するように、各フラッシュメモリ２_１
〜２_ｎの記憶領域は、複数のセクタ２０で構成される。
セクタ２０は、フラッシュメモリに対する消去、書き込
みおよび読み出しの単位となる領域である。一般に、デ
ータを格納するためのユーザデータ領域と、このデータ
に付与した誤り訂正符号（ＥＣＣ）を格納するためのＥ
ＣＣ領域とで構成される。このような複数のセクタ２０
で構成される記憶領域には、外部装置がデータの記憶の
ために利用できる領域であるユーザ領域２１と、ユーザ
領域２１内に発生した欠陥セクタの代替セクタとして使
用するための代替領域２２と、ユーザ領域２１内に発生
した欠陥セクタと、当該欠陥セクタのために代替領域２
２内に用意した代替セクタとの対応関係を管理するため
の管理領域２３と、が設けられている。本実施形態で
は、フラッシュメモリ２_１〜２_ｎの全てについて、ユー
ザ領域２１、代替領域２２および管理領域２３のセクタ
２０への割り当てを同じにしている。

【００２９】図３は、ユーザ領域２１に発生した欠陥セ
クタと、この欠陥セクタを管理するために管理領域２３
に記憶されるデータと、この欠陥セクタの代替のために
代替領域２２に用意される代替セクタとの関係を説明す
るための図である。

【００３０】図示するように、管理領域２３には、ユー
ザ領域２１内に発生した欠陥セクタ各々のセクタドレス
が、欠陥セクタの発生順番に従って登録されている。ま
た、代替領域２２には、ユーザ領域２１内に発生した欠
陥セクタ各々の代替セクタが、管理領域２３での欠陥セ
クタアドレスの登録順番に従って設けられている。した
がって、主制御部１は、欠陥セクタのセクタアドレスが
管理領域２３に何番目に登録されているかを調べること
で、この欠陥セクタの代替セクタが代替領域２２の何番
目のセクタに割り当てられているかを知ることができ
る。

【００３１】図４は、主制御部１が管理するフラッシュ
メモリ２_１〜２_ｎの記憶領域のアドレスを説明するため
の図である。

【００３２】図示するように、主制御部１は、フラッシ
ュメモリ２_１〜２_ｎの記憶領域を、フラッシュメモリ２
_１〜２_ｎの識別情報であるチップアドレス２４と、セク
タアドレス２５とからなる物理アドレスで管理してい
る。

【００３３】本実施形態において、主制御部１は、フラ
ッシュメモリ２_１〜２_ｎの全てについて、ユーザ領域２
２、代替領域２３および管理領域２４のセクタ２０への
割り当てが同じであることを利用して、外部装置より指
定された論理アドレスの物理アドレスへの変換を計算に
より求めるようにしている。

【００３４】例えば、フラッシュメモリのセクタ２１内
に設けられたユーザデータ領域のサイズが２０４８バイ
トであり、外部装置が扱うデータサイズの単位（以下、
ユニットと呼ぶ）が１０２４バイトであるとする。この
場合、１セクタに２ユニットが格納されることになる。
１つのフラッシュメモリ内のユーザ領域２１のセクタ数
をｍとし、論理アドレス/２ｍの計算式より求められる
商をａ、余りをｂとすると、論理アドレスの対応する物
理アドレスは、チップアドレス=ａ、セクタアドレス=
（ユーザ領域２１の開始セクタドレス+ｂ/２）となる。
また、論理アドレスが奇数ならば、その論理アドレスが
付与されたユニットは、その論理アドレスの対応する物
理アドレスにより特定されるセクタの前半（前半側のカ
ラムアドレス）に位置する。また、論理アドレスが偶数
ならば、その論理アドレスが付与されたユニットは、そ
の論理アドレスの対応する物理アドレスにより特定され
るセクタの後半（後半側のカラムアドレス）に位置す
る。

【００３５】以上、本実施形態の記憶装置の構成につい
て説明した。

【００３６】次に、本実施形態の記憶装置の動作につい
て説明する。

【００３７】なお、上述したように、外部装置が扱うデ
ータのユニットサイズとフラッシュメモリのセクタサイ
ズとは、必ずしも一致しない。ユニットサイズがセクタ
サイズよりも小さい場合、フラッシュメモリの消去処理
等にいわゆる書き戻し処理（例えば、１セクタに２ユニ
ットが含まれているような場合において、そのうちの１
ユニットのみ消去する場合に、残りの１ユニットをメモ
リ等に一旦退避させ、セクタデータ消去後に、この退避
させたユニットのデータを書き戻す処理）が必要となる
ことがある。しかし、以下の動作説明では、本発明の理
解を容易にするために、ユニットサイズとセクタサイズ
とが一致するものとして説明する。

【００３８】本実施形態の記憶装置は、使用開始時に、
フラッシュメモリ２_１〜２_ｎの欠陥セクタを検出し管理
するための処理（初期欠陥セクタ検出処理）を行なう。

【００３９】図５は、初期欠陥セクタ検出処理の動作シ
ーケンスを示す図である。

【００４０】（１）第１バッファ転送処理Ｓ５０１主制御部１は、予め定められた順番に従いフラッシュメ
モリ２_ｘ（１≦ｘ≦ｎ）を選択し、このフラッシュメモ
リ２_ｘのユーザ領域２１からセクタデータを読み出す。

【００４１】具体的には、メモリＩＦ部３を介して、フ
ラッシュメモリ２_ｘのセレクト信号線７４を選択状態に
する。それから、メモリＩＦ部３およびバス７３を介し
て、このフラッシュメモリ２_ｘに、セクタアドレスを伴
う読み出し命令（READ）を送出し、その後、メモリＩＦ
部３およびメモリアクセスコントローラ５に対して、Ｄ
ＭＡ起動（DMA）を命令し、バス７３、メモリＩＦ部３
およびバス７１を介して、第１バッファ６１にセクタデ
ータ（DATA）を格納する。

【００４２】（２）比較処理Ｓ５０２主制御部１は、バス７２を介して、メモリアクセスコン
トローラ５に対して、初期欠陥セクタ検出のための比較
命令（COMPARE）を送出する。これを受けて、メモリア
クセスコントローラ５は、第１バッファ６１に格納され
たセクタデータの所定カラムアドレスのデータ値が、未
使用状態のフラッシュメモリに記憶されている正常デー
タ（この正常データは、例えばフラッシュメモリの製造
・出荷時等に記憶される）と一致するか否かを調べ、そ
の結果（RESULT）を主制御部１に通知する。

【００４３】主制御部１は、メモリアクセスコントロー
ラ５より通知された比較結果がＮＧの場合、このセクタ
データの物理アドレス（チップアドレスおよびセクタア
ドレス）を欠陥セクタドレスとして管理する。

【００４４】具体的には、フラッシュメモリ毎に欠陥セ
クタアドレス管理テーブルをＲＡＭ１３等に予め用意し
ておく。そして、比較結果ＮＧが通知されたセクタのチ
ップアドレスにより特定されるフラッシュメモリ２_ｘの
欠陥セクタアドレス管理テーブルに、このセクタのセク
タアドレスを登録する。このとき、欠陥セクタアドレス
管理テーブルに、少なくとも１つのセクタアドレスが既
に登録されているならば、登録すべきセクタドレスの順
番が登録済みのセクタアドレスの次となるように登録す
る。

【００４５】それから、主制御部１は、現在選択してい
るフラッシュメモリ２_ｘについて、ユーザ領域２１内の
全てのセクタに対し、上記の比較処理が完了したか否か
を調べる。完了していないならば、Ｓ５０１に戻り、現
在選択しているフラッシュメモリ２_ｘのユーザ領域２１
から、上記の比較処理を行なったセクタの次のセクタデ
ータを読み出す。一方、完了している場合は、全てのフ
ラッシュメモリ２_ｘに対して、上記の比較処理が完了し
たか否かをさらに調べ、完了していないならば、前記予
め定められた順番上、現在選択しているフラッシュメモ
リ２_ｘの次のフラッシュメモリ２_ｘ+１を新たに選択
し、この新たに選択したフラッシュメモリ２_ｘ+１のユ
ーザ領域２１からセクタデータを読み出す。

【００４６】以上のようにして、全てのフラッシュメモ
リ２_１〜２_ｎについて、ユーザ領域２１に発生している
欠陥セクタを検出し、欠陥セクタのセクタアドレスを欠
陥セクタアドレス管理テーブルに登録する。

【００４７】（３）連続消去処理Ｓ５０３主制御部１は、全てのフラッシュメモリ２_１〜２_ｎの管
理領域２３内のセクタデータを順番に消去する（連続消
去処理）。この連続消去処理については、後で詳述す
る。

【００４８】（４）書き込み処理Ｓ５０４主制御部１は、予め定められた順番に従いフラッシュメ
モリ２_ｘ（１≦ｘ≦ｎ）を選択し、選択したフラッシュ
メモリ２_ｘの欠陥セクタアドレス管理テーブルの内容
を、前記選択したフラッシュメモリ２_ｘの管理領域２３
に書き込む。

【００４９】具体的には、メモリＩＦ部３を介して、前
記選択したフラッシュメモリ２_ｘのセレクト信号線７４
を選択状態にする。それから、メモリＩＦ部３およびバ
ス７３を介して、前記選択したフラッシュメモリ２
_ｘに、セクタアドレスを伴う書き込み命令（WRITE）を
送出し、その後、メモリＩＦ部３に対してＤＭＡ起動
（DMA）を命令し、バス７２、メモリＩＦ部３およびバ
ス７３を介して、ＲＡＭ１３等に記憶されている、前記
選択したフラッシュメモリ２_ｘの欠陥セクタアドレス管
理テーブルの内容（DATA）を、前記選択したフラッシュ
メモリ２_ｘの管理領域２３に書き込む。

【００５０】上記の処理を、全てのフラッシュメモリ２
_１〜２_ｎについて、対応する欠陥セクタアドレス管理テ
ーブルの内容が管理領域２３に書き込まれるまで繰り返
す。

【００５１】なお、本実施形態の記憶装置は、使用中に
おいて、定期的に、あるいは、ユーザの指示等の所定の
イベント発生時に、上記のＳ５０３およびＳ５０４の処
理を行なう。これにより、主制御部１が管理している各
フラッシュメモリ２_１〜２_ｎの欠陥セクタアドレス管理
テーブルの内容と、各フラッシュメモリ２_１〜２_ｎのの
管理領域２３の登録内容との同期をとるようにしてい
る。

【００５２】次に、外部装置よりの依頼に従い、フラッ
シュメモリ２_１〜２_ｎからデータを読み出して外部装置
へ送信する処理（読み出し処理）について説明する。

【００５３】図６は、読み出し処理の動作シーケンスを
示す図である。

【００５４】（１）第１バッファ転送処理Ｓ６０１主制御部１は、外部装置ＩＦ部４を介して、外部装置か
らデータの読み出し命令を受けたことを検出すると、外
部装置より指定された読み出し対象データの論理アドレ
スを物理アドレスに変換する。

【００５５】次に、主制御部１は、変換した物理アドレ
スのチップアドレスが示すフラッシュメモリ２_ｘ（１≦
ｘ≦ｎ）を選択し、このフラッシュメモリ２_ｘのユーザ
領域２１から、前記変換した物理アドレスのセクタアド
レスが示すセクタデータを読み出して、第１バッファ６
１に格納する。このとき、主制御部１は、前記選択した
フラッシュメモリ２_ｘの欠陥セクタアドレス管理テーブ
ルに、前記変換した物理アドレスのセクタアドレスが登
録されているならば、前記セクタアドレスの欠陥セクタ
アドレス管理テーブルでの登録順番より代替セクタアド
レスを特定し、前記選択したフラッシュメモリ２_ｘの代
替領域２２から前記代替セクタアドレスのセクタデータ
を読み出して、第１バッファ６１に格納する。

【００５６】具体的には、メモリＩＦ部３を介して、前
記選択したフラッシュメモリ２_ｘのセレクト信号線７４
を選択状態にする。それから、メモリＩＦ部３およびバ
ス７３を介して、前記選択したフラッシュメモリ２
_ｘに、前記変換した物理アドレスのセクタアドレス、あ
るいは、このセクタアドレスの欠陥セクタアドレス管理
テーブルでの登録順番によって特定される代替セクタア
ドレスを伴う読み出し命令（READ）を送出し、その後、
メモリＩＦ部３およびメモリアクセスコントローラ５に
対して、ＤＭＡ起動（DMA）を命令し、バス７３、メモ
リＩＦ部３およびバス７１を介して、第１バッファ６１
にセクタデータ（DATA）を格納する。

【００５７】（２）読み出し処理Ｓ６０２主制御部１は、第１バッファ６１に格納したデータを外
部装置に転送する。具体的には、外部装置ＩＦ部４およ
びメモリアクセスコントローラ５に対して、ＤＭＡ起動
（DMA）を命令し、バス７１および外部装置ＩＦ部４を
介して、第１バッファ６１に格納したデータ（DATA）を
外部装置へ転送する。

【００５８】それから、主制御部１は、外部装置より指
定された全ての読み出し対象データのフラッシュメモリ
２_１〜２_ｎからの読み出しが、完了したか否かを調べ
る。完了していないならば、Ｓ６０１に戻り、残りの読
み出し対象データについて、フラッシュメモリ２_１〜２
_ｎから第１バッファ６１へ転送する処理を続ける。

【００５９】次に、外部装置よりの依頼に従い、外部装
置よりデータを受け取ってフラッシュメモリ２_１〜２_ｎ
に書き込む処理（書き込み処理）について説明する。

【００６０】図７は、書き込み処理の動作シーケンスを
示す図である。

【００６１】（１）連続消去処理Ｓ７０１主制御部１は、外部装置ＩＦ部４を介して、外部装置か
らデータの書き込み命令を受けたことを検出すると、外
部装置より指定された書き込み対象データの論理アドレ
スを物理アドレスに変換する。

【００６２】次に、主制御部１は、変換した物理アドレ
スのチップアドレスが示すフラッシュメモリ２_ｘ（１≦
ｘ≦ｎ）を選択し、この選択したフラッシュメモリ２_ｘ
のユーザ領域２１内の、前記変換した物理アドレスのセ
クタアドレスが示すセクタデータを消去する。このと
き、主制御部１は、前記選択したフラッシュメモリ２_ｘ
の欠陥セクタアドレス管理テーブルに、前記変換した物
理アドレスのセクタアドレスが登録されているならば、
前記セクタアドレスの欠陥セクタアドレス管理テーブル
での登録順番より代替セクタアドレスを特定し、前記選
択したフラッシュメモリ２_ｘの代替領域２２内の、前記
代替セクタアドレスが示すセクタデータを消去する。

【００６３】具体的には、メモリＩＦ部３を介して、前
記選択したフラッシュメモリ２_ｘのセレクト信号線７４
を選択状態にする。それから、メモリＩＦ部３およびバ
ス７３を介して、前記選択したフラッシュメモリ２
_ｘに、前記変換した物理アドレスのセクタアドレス、あ
るいは、このセクタアドレスの欠陥セクタアドレス管理
テーブルでの登録順番によって特定される代替セクタア
ドレスを伴う消去命令（ERASE）を送出し、前記選択し
たフラッシュメモリ２_ｘの前記セクタアドレスあるいは
前記代替セクタアドレスが示すセクタのデータを消去す
る。

【００６４】このとき、主制御部１は、外部装置より指
定された全ての書き込み対象データの論理アドレスを、
物理アドレスに変換した結果、前記全ての書き込み対象
データの書き込み領域が、複数のフラッシュメモリに亘
ることが判明した場合、前記複数のフラッシュメモリに
対して、上記の消去処理を順番に行なう（連続消去処
理）。ここで、図５のＳ５０３および図７のＳ７０１で
行なわれる連続消去処理について詳述する。

【００６５】図８は、連続消去処理においてメモリＩＦ
部３およびフラッシュメモリ２_１〜２_ｎ間でやり取りさ
れる各種信号のタイミングを示す図である。この図で
は、全てのフラッシュメモリ２_１〜２_ｎに対し、フラッ
シュメモリ２_１からフラッシュメモリ２_ｎへの順番で、
連続消去処理を行なう場合を示している。

【００６６】まず、主制御部１は、メモリＩＦ部３を介
して、フラッシュメモリ２_ｙ（１≦ｙ≦ｎ）のセレクト
信号線７４を非選択状態（ハイ状態）から選択状態（ロ
ー状態）に遷移させ、メモリＩＦ部３およびバス７３を
介して消去命令（ERASE）を送出する。これにより、フ
ラッシュメモリ２_ｙは、消去命令により指定された領域
の消去処理を開始すると共に、レディ/ビジィ信号出力
端子をレディ状態（解放状態）からビジィ状態（短絡状
態）に遷移させる。そして、消去処理が完了すると、レ
ディ/ビジィ信号出力端子をビジィ状態からレディ状態
に遷移させる。

【００６７】ここで、主制御部１は、フラッシュメモリ
２_ｙに対する消去命令の送出が完了したならば、フラッ
シュメモリ２_ｙでの消去処理が完了するのを待つことな
く、つまり、レディ/ビジィ信号線７５がビジィ状態か
らレディ状態に遷移するのを待つことなく、メモリＩＦ
部３を介して、フラッシュメモリ２_ｙのセレクト信号線
７４を選択状態から非選択状態に戻すと共に、フラッシ
ュメモリ２_ｙ+１のセレクト信号線７４を非選択状態か
ら選択状態に遷移させ、メモリＩＦ部３およびバス７３
を介して消去命令（ERASE）を送出する。

【００６８】上記の処理をｙが１からｎ-１となるまで
順番に行なうことにより、フラッシュメモリ２_１〜２_ｎ
に対して連続消去処理を行なう。

【００６９】（２）第１バッファ転送処理Ｓ７０２主制御部１は、上記のＳ７０１において、外部装置より
指定された書き込み対象データの書き込み領域に割り当
てられている全てのフラッシュメモリに対して、消去命
令の送出が完了したならば、前記全てのフラッシュメモ
リでの消去処理が完了するのを待つことなく、つまり、
レディ/ビジィ信号線７５がビジィ状態からレディ状態
に遷移するのを待つことなく、外部装置ＩＦ部４および
メモリアクセスコントローラ５に対して、ＤＭＡ起動
（DMA）を命令し、外部装置ＩＦ部４およびバス７１を
介して、外部装置より受け取った書き込み対象データ
（DATA）を、第１バッファ６１に格納する。

【００７０】（３）書き込み処理Ｓ７０３主制御部１は、第１バッファ６１に格納されている１セ
クタ分のデータを、このデータの論理アドレスから得ら
れた物理アドレスにより特定される、フラッシュメモリ
のセクタアドレス（ユーザ領域２１）へ書き込む。この
とき、主制御部１は、前記フラッシュメモリの欠陥セク
タアドレス管理テーブルに、前記セクタアドレスが登録
されているならば、前記セクタアドレスの欠陥セクタア
ドレス管理テーブルでの登録順番より代替セクタアドレ
スを特定し、前記１セクタ分のデータを、前記フラッシ
ュメモリの前記代替セクタアドレス（代替領域２２）へ
書き込む。

【００７１】具体的には、メモリＩＦ部３を介して、前
記物理アドレスのチップアドレスにより特定されるフラ
ッシュメモリのセレクト信号線７４を選択状態にする。
それから、メモリＩＦ部３およびバス７３を介して、前
記フラッシュメモリに、前記物理アドレスのセクタアド
レス、あるいは、このセクタアドレスの欠陥セクタアド
レス管理テーブルでの登録順番によって特定される代替
セクタアドレスを伴う書き込み命令（WRITE）を送出
し、メモリＩＦ部３およびメモリアクセスコントローラ
５に対してＤＭＡ起動（DMA）を命令し、バス７１、メ
モリＩＦ部３およびバス７３を介して、第１バッファ６
１に格納されている１セクタ分のデータ（DATA）を、前
記フラッシュメモリの前記物理アドレスのセクタアドレ
スあるいはその代替セクタアドレスに書き込む。

【００７２】（４）第２バッファ転送処理Ｓ７０４主制御部１は、上記のＳ７０３において、フラッシュメ
モリのユーザ領域２１に１セクタ分のデータを書き込ん
だ場合、この１セクタ分のデータを読み出して、第２バ
ッファ６２に格納する。

【００７３】具体的には、メモリＩＦ部３を介して、前
記１セクタ分のデータを書き込んだフラッシュメモリの
セレクト信号線７４を選択状態にする。それから、メモ
リＩＦ部３およびバス７３を介して、前記フラッシュメ
モリに、前記１セクタ分のデータを書き込んだユーザ領
域２１のセクタアドレスを伴う読み出し命令（READ）を
送出し、また、メモリＩＦ部３およびメモリアクセスコ
ントローラ５に対してＤＭＡ起動（DMA）を命令して、
バス７３、メモリＩＦ部３およびバス７１を介して、上
記のＳ７０３でフラッシュメモリのユーザ領域２１に書
き込んだ１セクタ分のデータ（DATA）を、第２バッファ
６２に格納する。

【００７４】なお、主制御部１は、上記のＳ７０３にお
いて、フラッシュメモリの代替領域２２に１セクタ分の
データを書き込んだ場合、フラッシュメモリに未だ書き
込まれていないデータが第１バッファ６１に残っている
か否かを調べ、残っているならば、Ｓ７０３に戻って、
フラッシュメモリに未だ書き込まれていないデータのフ
ラッシュメモリへの書き込みを行なう。

【００７５】（５）比較処理Ｓ７０５上記のＳ７０４により、データを第２バッファ６２へ格
納した場合、主制御部１は、バス７２を介して、メモリ
アクセスコントローラ５に対して、ユーザ領域２１内に
発生したデータ書き込み先欠陥セクタ検出のための比較
命令（COMPARE）を送出する。これを受けて、メモリア
クセスコントローラ５は、第１バッファ６１に格納され
ている、上記のＳ７０３にてフラッシュメモリのユーザ
領域２１に書き込んだ１セクタ分のデータが、上記のＳ
７０４にて第２バッファ６２に格納したデータと一致す
るか否かを調べ、その結果（RESULT）を主制御部１に通
知する。

【００７６】主制御部１は、メモリアクセスコントロー
ラ５より通知された比較結果がＮＧの場合、書き込みエ
ラーが発生したものと判断し、このセクタデータの物理
アドレス（チップアドレスおよびセクタアドレス）を欠
陥セクタドレスとして管理する。具体的には、比較結果
ＮＧが通知されたセクタのチップアドレスにより特定さ
れるフラッシュメモリの欠陥セクタアドレス管理テーブ
ルに、このセクタのセクタアドレスを登録する。このと
き、欠陥セクタアドレス管理テーブルに、少なくとも１
つのセクタアドレスが既に登録されているならば、登録
すべきセクタドレスの順番が登録済みのセクタアドレス
の次となるように登録する。それから、主制御部１は、
後述する代替書き込み処理Ｓ７０６を行なう。

【００７７】一方、主制御部１は、メモリアクセスコン
トローラ５より通知された比較結果がＯＫの場合、フラ
ッシュメモリに未だ書き込まれていないデータが第１バ
ッファ６１に残っているか否かを調べ、残っているなら
ば、Ｓ７０３に戻って、フラッシュメモリに未だ書き込
まれていないデータのフラッシュメモリへの書き込みを
行なう。

【００７８】（６）代替書き込み処理Ｓ７０６上記のＳ７０４により書き込みエラーが発生したものと
判断した場合、主制御部１は、上記のＳ７０３にてフラ
ッシュメモリに書き込んだ１セクタ分のデータのセクタ
アドレス（ユーザ領域２１）の、前記フラッシュメモリ
の欠陥セクタアドレス管理テーブルでの登録順番より、
前記セクタアドレスの代替セクタアドレスを特定する。
そして、第１バッファ６１に格納されている前記１セク
タ分のデータを、前記フラッシュメモリの前記特定した
代替セクタアドレス（代替領域２２）へ書き込む。それ
から、主制御部１は、フラッシュメモリに未だ書き込ま
れていないデータが第１バッファ６１に残っているか否
かを調べ、残っているならば、Ｓ７０３に戻って、フラ
ッシュメモリに未だ書き込まれていないデータのフラッ
シュメモリへの書き込みを行なう。

【００７９】以上、本発明の一実施形態について説明し
た。

【００８０】本実施形態において、主制御部１は、フラ
ッシュメモリ２_１〜２_ｎのうちの少なくとも２つに対し
連続して消去命令を発行する場合、メモリＩＦ部３を介
して、命令発行先のフラッシュメモリ２_ｘへのセレクト
信号線７４を選択状態に遷移させて、消去命令をバス７
３より送出する。消去命令の送出が完了したならば、レ
ディ/ビジィ信号線７５がビジィ状態からレディ状態へ
遷移するのを待つことなく、フラッシュメモリ２_ｘへの
セレクト信号線７４を選択状態から非選択状態に戻す。
そして、直ちに、次の命令発行先のフラッシュメモリ２
_ｘ+１へのセレクト信号線７４を選択状態に遷移させ、
消去命令をバス７３より送出する。したがって、あるフ
ラッシュメモリに対する消去処理が完了するのを待つこ
となく、次のフラッシュメモリに対する消去処理を開始
するので、複数のフラッシュメモリに対する消去処理を
従来に比べて高速化できる。このため、フラッシュメモ
リへのデータ書き込みをより高速に行なうことが可能と
なる。

【００８１】また、本実施形態において、主制御部１
は、フラッシュメモリ２_１〜２_ｎのうちの少なくとも２
つに対して書き込み命令を発行する場合、メモリＩＦ部
３を介して、少なくとも２つのフラッシュメモリに対し
連続して消去命令を発行し、これらのフラッシュメモリ
での消去処理が完了するのを待つことなく、つまり、レ
ディ/ビジィ信号線７５がビジィ状態からレディ状態へ
遷移するのを待つことなく、メモリアクセスコントロー
ラ５に、外部装置よりのデータを第１バッファに格納さ
せる処理を開始させる。このため、フラッシュメモリへ
のデータ書き込みをさらに高速に行なうことが可能とな
る。

【００８２】また、本実施形態において、メモリアクセ
スコントローラ５は、主制御部１よりの指示に従い、外
部装置ＩＦ部４と協調し、外部装置よりのデータを第１
バッファ６１に格納する。それから、メモリＩＦ部３と
協調し、第１バッファ６１からデータを読み出して、フ
ラッシュメモリ２_１〜２_ｎに転送し書き込む。また、メ
モリＩＦ部３と協調し、フラッシュメモリ２_１〜２_ｎに
書き込んだデータを第２バッファ６２に格納し、この第
２バッファ６２に格納したデータと、第１バッファ６１
に格納されているフラッシュメモリ２_１〜２_ｎに書き込
んだデータとを比較する。したがって、データがフラッ
シュメモリ２_１〜２_ｎに正しく書き込まれたか否かを確
認することができる。

【００８３】さらに、本実施形態において、主制御部１
は、メモリアクセスコントローラ５によってフラッシュ
メモリ２_１〜２_ｎへの書き込みエラーが検出された場
合、第１バッファ６２に格納されているデータを書き込
んだフラッシュメモリ２_１〜２ _ｎのセクタアドレスを、
欠陥セクタのアドレスとして管理している。そして、第
１バッファ６１に格納されているこのデータを、書き込
みエラーが検出されたフラッシュメモリ内に予め用意し
ておいた代替セクタへ書き込むようにしている。このよ
うにすることで、より確実にデータの書き込み処理を行
なうことが可能となる。

【００８４】なお、本発明は、上記の実施形態に限定さ
れるものではなく、その要旨の範囲内で数々の変形が可
能である。

【００８５】例えば、上記の実施形態において、メモリ
アクセスコントローラ５に、フラッシュメモリ２_１〜２
_ｎに書き込んだデータを第２バッファ６２に格納し、こ
の第２バッファ６２に格納したデータと、第１バッファ
６１に格納されているフラッシュメモリ２_１〜２_ｎに書
き込んだデータとを比較する処理を、その比較結果がＮ
Ｇの場合は、このデータに対して再度行なうようにして
もよい。そして、その比較結果が再度ＮＧの場合にの
み、このデータのフラッシュメモリ２_１〜２_ｎへの書き
込みをエラーと判定するようにしてもよい。

【００８６】また、本発明は、電気的に書き換え可能な
不揮発性半導体メモリを用いた記憶装置に広く適用でき
る。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
より高速にデータの書き込み処理を行なうことのできる
不揮発性半導体メモリを用いた記憶装置を提供できる。
また、より確実にデータの書き込みエラーを検出できる
不揮発性半導体メモリを用いた記憶装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施形態が適用された記憶装置の概
略構成図である。

【図２】フラッシュメモリ２_１〜２_ｎの記憶領域の構造
例を示す図である。

【図３】フラッシュメモリ２_１〜２_ｎにおいて、ユーザ
領域２１に発生した欠陥セクタと、この欠陥セクタを管
理するために管理領域２３に記憶されるデータと、この
欠陥セクタの代替のために代替領域２２に用意される代
替セクタとの関係を説明するための図である。

【図４】主制御部１が管理するフラッシュメモリ２_１〜
２_ｎの記憶領域のアドレスを説明するための図である。

【図５】本実施形態の初期欠陥セクタ検出処理の動作シ
ーケンスを示す図である。

【図６】本実施形態の読み出し処理の動作シーケンスを
示す図である。

【図７】本実施形態の書き込み処理の動作シーケンスを
示す図である。

【図８】連続消去処理においてメモリＩＦ部３およびフ
ラッシュメモリ２_１〜２_ｎ間でやり取りされる各種信号
のタイミングを示す図である。

【符号の説明】１…主制御部２_１〜２_ｎ…フラッシュメモリ３…メモリＩＦ部４…外部装置ＩＦ部５…メモリアクセスコントローラ６１…第１バッファ６２…第２バッファ７１〜７３…バス７４…セレクト信号線７５…レディ/ビジィ信号線

フロントページの続きＦターム(参考） 5B018 GA01 GA06 HA01 KA14 KA17 NA06 QA15 5B060 AB17 CA15

Claims

【特許請求の範囲】

【請求項１】複数の電気的に書き換え可能な不揮発性半
導体メモリと、前記複数の不揮発性半導体メモリとのイ
ンターフェースをとるメモリインターフェース部と、主
制御部と、を備えた記憶装置であって、前記メモリインターフェース部は、少なくとも、前記複数の不揮発性半導体メモリに共通の
メモリバスと、前記複数の不揮発性半導体メモリ毎に設
けられたセレクト信号線とを介して、前記複数の不揮発
性半導体メモリに接続されており、前記主制御部は、前記複数の不揮発性半導体メモリのうちの少なくとも２
つに対し連続して消去命令を発行する場合、前記メモリ
インターフェース部を介して、命令発行先の前記不揮発
性半導体メモリへの前記セレクト信号線を選択状態とし
て、消去命令を前記メモリバスより送出し、前記消去命
令の送出が完了したならば、前記命令発行先の前記不揮
発性半導体メモリでの消去処理が完了するのを待つこと
なく、前記命令発行先の前記不揮発性半導体メモリへの
前記セレクト信号線を選択状態から非選択状態に戻し、
次の命令発行先の前記不揮発性半導体メモリへの前記セ
レクト信号線を選択状態として、消去命令を前記メモリ
バスより送出することを特徴とする記憶装置。
【請求項２】請求項１記載の記憶装置であって、外部装置とのインターフェースをとる外部装置インター
フェース部と、前記外部装置インターフェース部を介して前記外部装置
より送られてきたデータを一時格納するためのバッファ
と、前記主制御部よりの指示に従い、前記外部装置インター
フェース部を介して、前記外部装置よりのデータを前記
バッファに格納し、それから、前記メモリインターフェ
ース部を介して、前記バッファに格納したデータを前記
不揮発性半導体メモリに転送するメモリアクセスコント
ローラと、をさらに有し、前記主制御部は、前記複数の不揮発性半導体メモリのうちの少なくとも２
つに対して前記外部装置よりのデータを書き込む場合、
前記メモリインターフェース部を介して、前記少なくと
も２つの不揮発性半導体メモリに対し連続して消去命令
を発行すると共に、前記少なくとも２つの前記不揮発性
半導体メモリでの消去処理が完了するのを待つことな
く、前記メモリアクセスコントローラに、前記外部装置
よりのデータを前記バッファに格納させる処理を開始さ
せることを特徴とする記憶装置。
【請求項３】主制御部と、少なくとも１つの電気的に書
き換え可能な不揮発性半導体メモリと、前記複数の不揮
発性半導体メモリとのインターフェースをとるメモリイ
ンターフェース部と、外部装置とのインターフェースを
とる外部装置インターフェース部と、前記主制御部より
の指示に従い、前記外部装置インターフェース部および
前記メモリインターフェース部と協調して、前記外部装
置よりのデータを前記不揮発性半導体メモリに転送する
メモリアクセスコントローラと、を備えた記憶装置であ
って、前記外部装置インターフェース部を介して前記外部装置
より送られてきたデータを一時格納するための第１のバ
ッファと、前記メモリインターフェース部を介して前記不揮発性半
導体メモリより送られてきたデータを一時格納するため
の第２のバッファと、をさらに有し、前記メモリアクセ
スコントローラは、前記主制御部よりの指示に従い、前記外部装置よりのデ
ータを前記第１のバッファに格納し、当該データを前記
第１のバッファから読み出して前記不揮発性半導体メモ
リに転送すると共に、前記不揮発性半導体メモリから読
み出された、前記不揮発性半導体メモリに転送したデー
タを、前記第２のバッファに格納し、前記第２のバッフ
ァに格納したデータと、前記第１のバッファに格納され
ている、前記不揮発性半導体メモリに転送したデータと
を比較して、前記不揮発性半導体メモリへの書き込みエ
ラーを検出することを特徴とする記憶装置。
【請求項４】請求項３記載の記憶装置であって、前記主制御部は、前記メモリアクセスコントローラによって前記不揮発性
半導体メモリへの書き込みエラーが検出された場合、前
記第１のバッファに格納されているデータが書き込まれ
た前記不揮発性半導体メモリのセクタを、欠陥セクタと
して管理すると共に、前記メモリアクセスコントローラ
に、前記第１のバッファに格納されているデータを前記
不揮発性半導体メモリに再度転送させて、前記不揮発性
半導体メモリに予め用意しておいた代替セクタへ書き込
むことを特徴とする記憶装置。