JP2000132499A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 ＨＤＤ等の外部Ｉ／Ｏシステム側のＤＭＡ転
送完了待ち時間を必要とせず、また、ＤＭＡ処理により
ＣＰＵがバスを占有されることがなく、システムパフォ
ーマンスを向上する。 【解決手段】 ＢＦ６を構成するＤＰＲＡＭ６０及び６
１の各々は、各別にアクセスすることが可能な２組のア
クセスポートを有している。ＤＰＲＡＭ６０及び６１
は、ＭＰ８によってＣＰＵ１のメモリ空間にマッピング
され、ＣＰＵ１からダイレクトにアクセスすることがで
きる。リード時、ＨＤＣ７は、ＨＤＤ１１１からデータ
を読み出し、ＤＭＡ回路５の制御によって、ＢＦ６へＤ
ＭＡ転送する。ライト時、ＨＤＣ７は、ＤＭＡ回路５の
制御によってＢＦ６のデータをＤＭＡ転送して、ＨＤＤ
１１１へ書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央処理装置（Ｃ
ＰＵ：central processing unit〜以下「ＣＰＵ」と称
する）として、いわゆるマイクロコンピュータを用いた
マイクロコンピュータシステムのごときコンピュータシ
ステムに係り、特に外部ハードディスクを制御するハー
ドディスクコントローラ（以下、「ＨＤＣ」と称する）
等のような外部入出力（Ｉ／Ｏ：input/output〜以下、
「入出力」は「Ｉ／Ｏ」と称する）システムへアクセス
する場合のシステムのパフォーマンスの向上技術に関す
る。

【０００２】

【従来の技術】一般的に、マイクロコンピュータシステ
ムは、ＨＤＣ等の外部Ｉ／Ｏシステムに対するデータ転
送が開始されると、ダイレクトメモリアクセス（ＤＭ
Ａ：direct memory access〜以下、「ＤＭＡ」と称す
る）コントローラ、すなわちＤＭＡ回路に転送要求が送
出され、ＤＭＡ回路はＣＰＵに対してバスホールドを要
求する。この要求を受けて、ＣＰＵはＤＭＡ回路に対し
てバスホールド信号を送信してバス使用権を放棄し、電
気的にバスを切り離す。ＤＭＡ回路は、外部Ｉ／Ｏシス
テムに対して、ＤＭＡ転送によりデータを転送する。Ｄ
ＭＡ転送が終了すると、ＣＰＵはバスホールド状態を解
除し、バスの使用権を再び得て電気的に接続される。

【０００３】図６は、従来のマイクロコンピュータシス
テムの一例の構成を示している。図７は、図６のシステ
ムにおけるＤＭＡ転送の具体的な動作の一例を模式的に
示している。図８は、図７に示すＤＭＡ転送動作を説明
するためのタイムチャートである。

【０００４】図６に示すマイクロコンピュータシステム
は、ＣＰＵ１０１、リードオンリメモリ（ＲＯＭ：read
only memory〜以下、「ＲＯＭ」と称する）１０２、ラ
ンダムアクセスメモリ（ＲＡＭ：random access memory
〜以下、「ＲＡＭ」と称する）１０３、インタフェース
（以下、「Ｉ／Ｆ」と称する）回路１０４、ＤＭＡ回路
１０５、バッファメモリ（以下、「ＢＦ」と称する）１
０６、ハードディスクコントローラ（ＨＤＣ：hard dis
k controller〜以下、「ＨＤＣ」と称する）１０７、及
びハードディスクドライブ（ＨＤＤ：hard disk drive
〜以下、「ＨＤＤ」と称する）１１１を有する一般的な
システムである。

【０００５】ＣＰＵ１０１は、システムバスに接続さ
れ、該システムバスには、ＲＯＭ１０２、ＲＡＭ１０
３、Ｉ／Ｆ回路１０４、ＤＭＡ回路１０５、ＢＦ１０６
及びＨＤＣ１０７が接続されている。ＨＤＤ１１１はＨ
ＤＣ１０７に接続されている。

【０００６】ＣＰＵ１０１は、処理プログラムを実行す
る。ＲＯＭ１０２は、主として処理プログラムを格納す
る。ＲＡＭ１０３は、主に処理プログラム実行時のパラ
メータ及び処理プログラムの実行に伴うデータを格納す
る。Ｉ／Ｆ回路１０４は、例えばＩ／Ｆカード等として
構成され、外部機器との間のデータの授受を司る。ＤＭ
Ａ回路１０５は、ＤＭＡ転送によるデータ転送動作を司
る。ＢＦ１０６は、外部Ｉ／Ｏ装置であるＨＤＤ１１１
への書込み又はＨＤＤ１１１からの読出しの際に一時的
にデータを格納する一時的なメモリとして用いられる。
ＨＤＣ１０７は、ＨＤＤ１１１への書込み又はＨＤＤ１
１１からの読込みを制御する。ＨＤＤ１１１は、ＤＭＡ
転送によるデータ転送の対象となる外部Ｉ／Ｏ装置であ
る。

【０００７】図６に示すマイクロコンピュータシステム
において、ＨＤＤ１１１からデータを読み込むときに
は、ＤＭＡ回路１０５により制御されて、ＢＦ１０６と
ＨＤＣ１０７との間でシステムバスを介してＤＭＡ転送
動作が行われて、読み込まれたデータがＢＦ１０６に格
納される。また、ＨＤＤ１１１にデータを書き込むとき
も、同様にＤＭＡ回路１０５により制御されて、ＢＦ１
０６とＨＤＣ１０７との間でシステムバスを介してＤＭ
Ａ転送動作が行われる。ＤＭＡ転送動作中はＤＭＡ回路
１０５がシステムバスを使用するため、ＣＵＰ１０１
は、バス使用権を放棄する必要がある。また、ＣＰＵ１
０１がバス使用権を放棄した場合、ＣＰＵ１０１は、Ｒ
ＯＭ１０２、ＲＡＭ１０３及びＩ／Ｆ回路１０４へのア
クセスはできなくなる。

【０００８】図７は、図６のマイクロコンピュータシス
テムにおける具体的なＤＭＡ転送動作を説明する模式的
な構成を示しており、図８のタイムチャートに従って動
作する。ここで、図８のタイムチャートを参照して、図
７に示すＤＭＡ転送動作を説明する。

【０００９】ＨＤＣ１０７からＤＭＡ回路１０５にＤＭ
Ａリクエスト信号ＤＲＥＱが送出されると、ＤＭＡ回路
１０５はＣＰＵ１０１に対してシステムバス（アドレス
バス及びデータバス）のバス使用権を得るためにバス使
用要求ＲＥＱを送出する。ＣＰＵ１０１は、バス使用要
求に応答してシステムバスを電気的に切り離すと、ＤＭ
Ａ回路１０５へバスホールド信号ＨＯＬＤを送出する。
蓮ホールド信号ＨＯＬＤを受けたＤＭＡ回路１０５は、
ＤＭＡ開始信号ＤＡＣＫをＨＤＣ１０７へ送出し、シス
テムバスはＤＭＡ回路１０５に占有されてＤＭＡ転送サ
イクルに入る。ＤＭＡ転送サイクルにおいては、ＨＤＣ
１０７からＢＦ１０６へ、予め設定されている個数のデ
ータが書き込まれる。

【００１０】このように、従来のマイクロコンピュータ
システムでは、システムバスが共通であるため、ＤＭＡ
転送サイクル中は、ＣＰＵ１０１及びＤＭＡ回路１０５
を同時に動作させることができなかった。

【００１１】図６のシステムのように、ＣＰＵとＤＭＡ
回路がシステムバスを共通に使用する回路の例は、特開
平３−２０２９４５号公報及び特開平５−１００９９６
号公報等にも示されている。

【００１２】しかしながら、近年においてはＣＰＵバス
とＤＭＡバスとを分離したマイクロコンピュータシステ
ムが実用化されている。このようにＣＰＵバスとＤＭＡ
バスとを分離したマイクロコンピュータシステムの一例
を図９に示している。

【００１３】図９に示すマイクロコンピュータシステム
において、ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３
及びＩ／Ｆ回路１０４は、図６と同様に機能する。図９
に示す構成では、ＤＭＡ回路１１５及びＢＦ１１６はシ
ステムバスに接続されておらず、ＣＰＵ１０１に接続さ
れたシステムバスには、ＲＯＭ１０２、ＲＡＭ１０３、
Ｉ／Ｆ回路１０４及びＨＤＣ１１７のみが接続されてい
る。

【００１４】すなわち、ＤＭＡ回路１１５は、ＨＤＣ１
１７により制御されて、ＢＦ１１６とＨＤＣ１１７との
間でＤＭＡ転送を行わせる。すなわち、ＨＤＤ１１１か
らデータを読み込むときは、ＤＭＡ回路１１５により、
ＢＦ１１６とＨＤＣ１１７との間でシステムバスを介さ
ずに直接的にＤＭＡ転送動作が行われて読込データがＢ
Ｆ１１６に格納される。また、ＨＤＤ１１１へデータを
書き込むときも、同様にＤＭＡ回路１１５により、ＢＦ
１１６とＨＤＣ１１７との間でシステムバスを介さずに
直接的にＤＭＡ転送動作が行われる。この構成では、Ｄ
ＭＡ転送に際して、ＣＰＵ１のシステムバスを使用しな
いためＤＭＡ転送動作中でもＣＰＵ１側は、システムバ
スを使用することが可能である。

【００１５】したがって、図９のマイクロコンピュータ
システムによれば、図６のマイクロコンピュータシステ
ムにおける欠点が改善される。

【００１６】図９のマイクロコンピュータシステムにお
いて、ＨＤＤ１１１からデータを読み込んだ場合データ
は、一時的にＢＦ１１６に格納されるが、再度ＨＤＤ１
１１からデータを読み込む場合は、ＢＦ１１６のデータ
をＣＰＵ１０１からＨＤＣ１１７を介してＲＡＭ１０３
へ退避しておき、このＲＡＭ１０３のデータが読み込ま
れる。このとき、ＢＦ１１６へのアクセスに着目してみ
ると、ＤＭＡ転送動作中は、ＤＭＡ回路１１５とＨＤＣ
１１７とが動作中であるため、ＣＰＵ１０１はＤＭＡ転
送動作が完了するまで待ってからＢＦ１１６にアクセス
する必要がある。このため、図９に示す構成でもさらな
るパフォーマンスの改善が必要である。

【００１７】また、一時的なＢＦ（バッファメモリ）と
して、２組のアクセスポートを有するデュアルポートＲ
ＡＭを使用したＤＭＡ回路をマイクロコンピュータシス
テムで使用することが考えられている。この手法によれ
ば、デュアルポートＲＡＭに装備されている２ポートの
バスに、ＣＰＵ側のシステムバスとＨＤＣ側のローカル
バスとがそれぞれ接続されて、ＣＰＵ及びＨＤＣが互い
に各ポートからデータを単独で書込み／読出しをするこ
とが可能となった。しかしながら、ＨＤＤからデータを
読み出すためには、ＨＤＤ側のＤＭＡ転送が完了してか
らＢＦに一時的に蓄えられた情報を読み取ることになる
ため、待ち時間が必要となる。

【００１８】また、ＣＰＵからデュアルポートＲＡＭへ
のアクセスには、ＤＭＡ回路を使用するため、ＤＭＡ転
送動作中はシステムバスがＤＭＡ転送に占有されること
は改善されていない。このように、ＢＦにデュアルポー
トＲＡＭを使用した場合の構成を図１０に示す。図１０
において、デュアルポートＲＡＭからなるＢＦ１２０は
一方のポートからシステムバスを介してＣＰＵ１０１に
接続され、該ＣＰＵ１０１とＢＦ１２０との間のデータ
転送には第１のＤＭＡ回路１２１の制御によるＤＭＡ転
送が用いられる。また、ＢＦ１２０は他方のポートから
ローカルバスを介してＨＤＣ１１７に接続され、該ＨＤ
Ｃ１１７とＢＦ１２０との間のデータ転送には第２のＤ
ＭＡ回路１２２の制御によるＤＭＡ転送が用いられる。

【００１９】近年のマルチメディアの発展等に基づく取
り扱い情報量の拡大にともない、データベースのデータ
検索スピード等のデータアクセスの高速性が一層要求さ
れつつある。そのような状況の下で、マイクロコンピュ
ータシステムにおいても、動画を取り込んで記憶するビ
デオキャプチャ処理等のＨＤＤ等への高速なアクセスが
要求されている。

【００２０】

【発明が解決しようとする課題】図６に示すような構成
の従来のマイクロコンピュータシステムにおいて、ＨＤ
Ｄ１１１をリード／ライトする場合は、ＤＭＡ回路１０
５がバスマスタとなってシステムバスを占有し、ＣＰＵ
１０１はホールドするため、他の処理ができないという
問題があった。

【００２１】また、図９に示すような構成のマイクロコ
ンピュータシステムでは、ＨＤＤ１１１からのデータの
読込み時には、ＤＭＡ回路１１５の制御により、ＢＦ１
１６とＨＤＣ１１７との間でＤＭＡ転送動作が行われ
て、読み込まれたデータがＢＦ１１６に格納される。ま
た、ＨＤＤ１１１へデータを書き込む時も、同様にＤＭ
Ａ回路１１５の制御により、ＢＦ１１６とＨＤＣ１１７
との間でＤＭＡ転送動作が行われる。このように、ＣＰ
Ｕ１０１のシステムバスを使用しないためＤＭＡ転送動
作中でもＣＰＵ１０１側は、システムバスを使用するこ
とが可能であり、図６のシステムの問題点を改善するこ
とができる。

【００２２】ＨＤＤ１１１からデータを読み込んだ場合
データは、一時的にＢＦ１１６に格納されるが、再度Ｈ
ＤＤ１１１からデータを読み込む場合には、ＢＦ１１６
のデータをＣＰＵ１０１からＨＤＣ１１７を介してＲＡ
Ｍ１０３へ退避することが行われる。しかし、この場
合、ＢＦ１１６へのアクセスに着目すると、ＤＭＡ転送
動作中は、ＤＭＡ回路１１５とＨＤＣ１１７が動作中で
あるため、ＣＰＵ１０１はＤＭＡ転送動作が完了するま
でが待ってからＢＦ１１６へアクセスしなければならな
いという問題がある。

【００２３】また、図１０に示したように、一時的なＢ
Ｆ１２０にデュアルポートＲＡＭを使用したＤＭＡ制御
をマイクロコンピュータシステムで使用する手法を用い
れば、デュアルポートＲＡＭに装備されている２ポート
のバスに、ＣＰＵ１０１側のシステムバスとＨＤＣ１１
７側のローカルバスがそれぞれ接続されて、それぞれＤ
ＭＡ回路１２１及び１２２により、互いに各ポートから
データを単独で書込み／読出しすることが可能となると
考えられる。

【００２４】しかしながら、ＨＤＤ１０１からデータを
読み出すためには、ＤＭＡ回路１２２によるＨＤＣ１１
７（ＨＤＤ１１１）側のＤＭＡ転送が完了してから、Ｂ
Ｆ１１６に蓄えられた一時的な情報を読み取るため、待
ち時間を必要とする。また、ＣＰＵ１０１からデュアル
ポートＲＡＭへのアクセスにも、ＤＭＡ回路１２１を使
用するため、このＤＭＡ転送中はシステムバスをＤＭＡ
に占有されることになり、ＣＰＵは他の処理ができない
という問題があった。

【００２５】本発明は、上述した事情に鑑みてなされた
もので、ＨＤＤ等の外部Ｉ／Ｏシステム側のＤＭＡ転送
完了待ち時間を必要とせず、また、ＤＭＡ処理によりＣ
ＰＵがバスを占有されることがなく、システムパフォー
マンスが良好なコンピュータシステムを提供することを
目的とする。

【００２６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点に係るコンピュータシステム
は、プログラムを実行する中央処理手段と、前記プログ
ラムのコード、並びに該プログラムを実行するときのパ
ラメータ及びデータを格納するメモリ手段と、外部入出
力装置を制御するためのプロトコルを司る外部装置制御
手段と、前記外部装置制御手段により制御され、ダイレ
クトメモリアクセス転送により、前記中央処理手段を介
さずに前記外部入出力装置に対してダイレクトにリード
／ライト動作を行うダイレクトメモリアクセス手段と、
前記ダイレクトメモリアクセス手段がダイレクトメモリ
アクセス転送を行うときに転送データを一時的に格納す
るとともに、前記中央処理手段及びダイレクトメモリア
クセス手段から各別にアクセス可能なバッファメモリ手
段と、前記バッファメモリ手段を前記中央処理手段のア
ドレス空間にマッピングするメモリマッピング手段と、
を具備する。

【００２７】前記バッファメモリ手段は、それぞれ２組
以上のアクセスポートを有し、前記中央処理手段及び前
記外部装置制御手段により異なるアクセスポートを介し
て各別にアクセスされる２個以上のメモリを含んでいて
もよい。

【００２８】前記メモリマッピング手段は、前記バッフ
ァメモリ手段の一部を選択的に前記中央処理手段のメモ
リ空間にマッピングする手段を含んでいてもよい。

【００２９】本発明の第２の観点に係るコンピュータシ
ステムは、プログラムを実行する中央処理装置と、前記
プログラムのコードを格納するリードオンリメモリと、
前記プログラムを実行するときのパラメータ及びデータ
を格納するランダムアクセスメモリと、外部機器と接続
してデータを授受するインタフェース回路と、外部入出
力装置を制御するためのプロトコルを司る外部装置制御
装置と、前記外部装置制御装置により制御され、ダイレ
クトメモリアクセス転送により、前記中央処理装置を介
さずに前記外部入出力装置に対してダイレクトにリード
／ライト動作を行うダイレクトメモリアクセス回路と、
それぞれ２個以上のデュアルポートランダムアクセスメ
モリを有し、前記中央処理装置及び前記外部装置制御装
置により異なるアクセスポートを介して各別にアクセス
されて、前記ダイレクトメモリアクセス回路がダイレク
トメモリアクセス転送を行うときに転送データを一時的
に格納するバッファメモリと、前記バッファメモリの少
なくとも１個のデュアルポートランダムアクセスメモリ
を選択的に前記中央処理装置のアドレス空間にマッピン
グするメモリマッピング回路と、を具備する。

【００３０】本発明のコンピュータシステムにおいて
は、外部Ｉ／Ｏ装置を制御する外部装置制御手段により
制御されるＤＭＡ手段によるＤＭＡ転送により、前記中
央処理手段を介さずに前記外部Ｉ／Ｏ装置に対してダイ
レクトにリード／ライト動作を行うＤＭＡ転送における
転送データを一時的に格納するバッファメモリ手段を、
前記中央処理手段及びＤＭＡ手段により各別にアクセス
可能とするとともに、メモリマッピング手段にて中央処
理手段のアドレス空間にマッピングする。したがって、
ＨＤＤ等の外部Ｉ／Ｏシステム側のＤＭＡ転送完了待ち
時間を必要とせず、また、ＤＭＡ処理によりＣＰＵがバ
スを占有されることがない。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００３２】図１〜図５を参照して本発明によるマイク
ロコンピュータシステムの実施の形態を説明する。

【００３３】図１〜図３は、本発明の実施の形態に係る
マイクロコンピュータシステムの構成を示している。図
１は、本発明の実施の形態に係るマイクロコンピュータ
システムの全体構成を示している。図２は、図１のマイ
クロコンピュータシステムにおいてメモリ群をＣＰＵの
アドレス空間にマッピングするためのアドレスマッピン
グ回路の構成を詳細に示している。図３は、図１のマイ
クロコンピュータシステムによりＨＤＤへリード／ライ
トするときの動作を説明するための図である。

【００３４】図１に示すマイクロコンピュータシステム
は、ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、Ｉ／Ｆ（インタフ
ェース）回路４、ＤＭＡ回路５、ＢＦ（バッファメモ
リ）６、ＨＤＣ（ハードディスクコントローラ）７、メ
モリマッピング回路（以下、「ＭＰ」と称する）８、ア
ドレスバス（以下、「Ａ−ＢＵＳ」と称する）９、デー
タバス（以下、「Ｄ−ＢＵＳ」と称する）１０及びＨＤ
Ｄ（ハードディスクドライブ）１１１を備えている。Ｃ
ＰＵ１、ＲＯＭ２、ＲＡＭ３、Ｉ／Ｆ回路４、ＤＭＡ回
路５、ＨＤＣ７、及びＨＤＤ１１１については、それぞ
れ図９に示したＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１
０３、Ｉ／Ｆ回路１０４、ＤＭＡ回路１１５、ＨＤＣ１
１７、及びＨＤＤ１１１とほぼ同様の機能を有してい
る。

【００３５】ＣＰＵ１は、Ａ−ＢＵＳ９及びＤ−ＢＵＳ
１０からなるシステムバスに接続され、これらＡ−ＢＵ
Ｓ９及びＤ−ＢＵＳ１０には、ＲＯＭ２、ＲＡＭ３、Ｉ
／Ｆ回路４、ＢＦ６及びＨＤＣ７が接続されている。Ｄ
ＭＡ回路５はＢＦ６及びＨＤＣ７に接続されている。Ｍ
Ｐ８はＢＦ６に接続されている。ＨＤＤ１１１はＨＤＣ
７に接続されている。

【００３６】ＣＰＵ１は、処理プログラムを実行する。
ＲＯＭ２は、主として処理プログラムのコードを格納す
る。ＲＡＭ３は、主に処理プログラムを実行するときの
パラメータを格納するとともに、処理プログラムの実行
時の作業用メモリとして、該処理プログラムの実行に伴
うデータを格納する。Ｉ／Ｆ回路４は、例えばＩ／Ｆカ
ード等として構成され、例えばビデオ出力装置等の外部
機器と接続してデータを授受し、動画等のデータを取り
込むことができる。ＤＭＡ回路５は、ＤＭＡ転送による
データ転送動作を司り、この場合ＣＰＵ１を介さずに外
部Ｉ／Ｏ装置であるＨＤＤ１１１に対してダイレクトに
リード／ライト動作を行う。ＢＦ６は、ＨＤＤ１１１へ
の書込み又はＨＤＤ１１１からの読出しの際に一時的に
データを格納する一時的なメモリとして用いられる。Ｈ
ＤＣ７は、ＨＤＤ１１１への書込み又はＨＤＤ１１１か
らの読込みを制御するプロトコルを司る。ＭＰ８は、Ｂ
Ｆ６構成するメモリ群をＣＰＵ１のアドレス空間にマッ
ピングするための回路である。Ａ−ＢＵＳ９及びＤ−Ｂ
ＵＳ１０は、当該マイクロコンピュータシステムのシス
テムバスを構成し、それぞれアドレス信号及びデータ信
号の伝送路となる。ＨＤＤ１１１は、ＤＭＡ転送による
データ転送の対象となる外部Ｉ／Ｏ装置である。

【００３７】また、ＢＦ６は、少なくとも２個のデュア
ルポートＲＡＭ（以下、「ＤＰＲＡＭ」と称する）６０
及び６１を含んで構成される。ＤＰＲＡＭ６０及び６１
の各々は、各別にアクセスすることが可能な２組のアク
セスポートを有している。

【００３８】通常の場合、ＨＤＤ１１１は、アプリケー
ションプログラムやオペレーティングシステム（ＯＳ：
operating system）を格納しているが、特にアプリケー
ションプログラムから大量のデータを高速に記憶する装
置として運用されている。アプリケーションプログラ
ム、すなわちソフトウェアのうち、頻繁にＨＤＤ１１１
にアクセスするソフトウェアには、データベースソフト
ウェアがある。データベースソフトウェアにおいては、
大量に蓄えられているデータの中から必要な情報を検索
するが、その処理は高速であればあるほど良い。また、
１回に検索するデータの単位は、４ＫＢ（キロバイト）
単位が一般的である。

【００３９】最近では、動画を取り込んで記憶するビデ
オキャプチャシステムがシステムのオプションカード、
すなわちビデオキャプチャカード等の形で普及してい
る。動画をコマ落ちさせずに取り込むには３０フレーム
レイト（１秒間にキャプチャする画面の数が３０フレー
ム）が必要である。コマ落ちをさせず記憶するために
は、画面を圧縮する処理能力と圧縮したデータをＨＤＤ
１１１に高速に書き込むシステムが必要となる。このよ
うな場合、データの単位としては６４ＫＢ〜１２８ＫＢ
程度の大きな値が使われる。また、動画を４０分〜６０
分記録するには８ＧＢ（ギガバイト）相当のＨＤＤが必
要になる。

【００４０】このようなシステムでは、ＨＤＤ１１１と
の間のデータ転送スピードは、５ＭＢ／Ｓ（メガバイト
／秒）以上が必要となるが、本発明によるマイクロコン
ピュータシステムでは、ＤＭＡ回路５を５０ＭＨｚで動
作させることができる場合、４０ＭＢ／Ｓまでの処理が
可能である。この実施の形態におけるマイクロコンピュ
ータシステムは、データベースソフトなどの４ＫＢ単位
のアクセスでも有効であるが、特に画像などの大量なデ
ータを一度にアクセスするときに効果を発揮する。

【００４１】以下、この実施の形態におけるマイクロコ
ンピュータシステムの動作について説明する。

【００４２】図１においては、このマイクロコンピュー
タシステムの中で特にＨＤＤ１１１のリード／ライトに
係る機能を果たすＨＤＤリード／ライト機能部１１を破
線で囲んで示している。このＨＤＤリード／ライト機能
部１１の機能を図２及び図３を参照して説明するととも
に、その従来と比較した具体的な動作を図４および図５
のタイムチャートを参照して説明する。

【００４３】ＨＤＤリード／ライト機能部１１は、ＨＤ
Ｄ１１１をリード／ライトするための回路部分であり、
ＤＭＡ回路５、ＢＦ６、ＨＤＣ７及びＭＰ８で構成され
ている。ＤＰＲＡＭ６０及び６１を用いて構成したＢＦ
６の一方のポートのアドレスバス及びデータバスはＣＰ
Ｕ１側のシステムバスであるＡ−ＢＵＳ９及びＤ−ＢＵ
Ｓ１０にそれぞれ接続されている。ＢＦ６の他方のポー
トのアドレスバス及びデータバスは、ＤＭＡ回路５及び
ＨＤＣ７にそれぞれ接続されている。ＢＦ６へはＣＰＵ
１側からとＨＤＣ７側から各別にアクセスすることがで
きる。また、図１及び図３においては、ＢＦ６はＤＰＲ
ＡＭ６０とＤＰＲＡＭ６１の２個のＤＰＲＡＭを示して
いるが、実際の運用上は２個以上であればいくつ設けて
もよい。

【００４４】１．まず、ＣＰＵ１側からのアクセス方法
について説明する。

【００４５】ＢＦ６の一方のポートのアドレスバス及び
データバスは、ＣＰＵ１のシステムバスのＡ−ＢＵＳ９
及びＤ−ＢＵＳ１０にそれぞれ接続されており、ＭＰ８
によって８００００ｈからＢＦＦＦＦｈ番地のメモリ空
間の位置に存在すべくマッピングされている。このシス
テムの構成の特徴として、ＣＰＵ１側のアクセスにＤＭ
Ａを使用していないため、ＤＭＡ動作によりシステムバ
スが占有されることなく、ＣＰＵ１から特定のアドレス
にアクセスするだけで容易にＨＤＤ１１１をアクセスす
ることができる。

【００４６】次に図２を参照してＭＰ８の機能について
説明する。

【００４７】システムバスの上位４ビットのアドレスＡ
１６〜Ａ１９は、デコード回路８０に入力される。

【００４８】デコード回路８０の出力であるＲＯＭチッ
プセレクト（以下、「ＲＯＭＣＳ」と称する）信号は、
ＲＯＭ１にＣＳ（チップセレクト）信号として入力され
る。同様にＲＡＭチップセレクト（以下、「ＲＡＭＣ
Ｓ」と称する）信号は、ＲＡＭ２にＣＳ信号として入力
される。同様にして、第１ＤＰＲＡＭチップセレクト
（以下、「ＤＰＲＡＭ１ＣＳ」と称する）信号は、ＤＰ
ＲＡＭ６０にＣＳ信号として入力され、第２ＤＰＲＡＭ
チップセレクト（以下、「ＤＰＲＡＭ２ＣＳ」と称す
る）信号は、ＤＰＲＡＭ６１のＣＳ信号に入力される。
この実施の形態によるマイクロコンピュータシステムに
おいては、例えばＲＯＭ１は１２８ＫＢの容量、ＲＡＭ
２は５１２ＫＢの容量とし、そしてＤＰＲＡＭ６０及び
ＤＰＲＡＭ６１はそれぞれ１２８ＫＢの容量とする。

【００４９】ＣＰＵ１が特定のメモリアドレスをアクセ
スした場合、上位アドレスであるアドレスＡ１６〜Ａ１
９には、アクセスする特定のアドレスの上位４ビットが
出力されるが、該上位４桁の値が０〜７の場合はＲＡＭ
ＣＳ信号がアクティブローとなりＲＡＭ２が選択され
る。該上位４桁の値が８と９の時は、ＤＰＲＡＭ１ＣＳ
信号がアクティブローとなりＤＰＲＡＭ６０が選択され
る。該上位４桁の値がＡとＢの時は、ＤＰＲＡＭ２ＣＳ
信号がアクティブローとなりＤＰＲＡＭ６１が選択され
る。そして、該上位４桁の値がＥとＦの時は、ＲＯＭＣ
Ｓ信号がアクティブローとなりＲＯＭ１が選択される。
該上位４桁のＣとＤの値については、この実施の形態で
は使用されない。

【００５０】このように、ＢＦ６のＤＰＲＡＭ６０とＤ
ＰＲＡＭ６１のデュアルポートＲＡＭは、ＭＰ８によっ
てＣＰＵ１のメモリ空間にマッピングされ、ＣＰＵから
ダイレクトにアクセスすることが可能となっている。

【００５１】２．次にＨＤＣ７側からのアクセスの方法
について、図３を参照して説明する。

【００５２】ＢＦ６の上述した他方のアドレスバス及び
データバスは、ＤＭＡ回路５及びＨＤＣ６にそれぞれ接
続されている。

【００５３】ＤＭＡ回路５のアドレスバスＡ−ＢＵＳ５
は、ＢＦ６のＤＰＲＡＭ６０及びＤＰＲＡＭ６１にアド
レス信号を出力する。ＨＤＣ７のデータバスＤ−ＢＵＳ
７は、ＢＦ６のＤＰＲＡＭ６０及びＤＰＲＡＭ６１のデ
ータバスに接続されている。ＤＭＡ回路５に機能として
含まれる切り替え回路５０は、第１のチップセレクト
（以下、「ＣＳ１」と称する）信号及び第２のチップセ
レクト（以下、「ＣＳ２」と称する）信号を送出する。
ＣＳ１信号は、ＤＰＲＡＭ６０にチップセレクト信号と
して供給され、該ＣＳ１信号がアクティブローの時にＤ
ＰＲＡＭ６０のリード／ライトが可能になる。ＣＳ２信
号は、ＤＰＲＡＭ６１にチップセレクト信号として供給
され、該ＣＳ２信号がアクティブローの時にＤＰＲＡＭ
６１のリード／ライトが可能になる。

【００５４】切り替え回路５０は、ＣＰＵ１からの命令
により、ＣＳ１信号及びＣＳ２信号のうちのいずれか一
方を選択する。ＣＳ１信号とＣＳ２信号が同時に選択さ
れることはない。

【００５５】また、切り替え回路５０はアドレスを監視
して切り替える機能を備えており、アドレスＡ−ＢＵＳ
５の値が規定の値を超えた場合に切り替えることができ
る。このシステムにおける１つのＤＰＲＡＭの容量は１
２８ＫＢであるので、１２８ＫＢを超えた時点で切り替
えるためには、アドレスの値が２００００ｈを超えた時
点で切り替える。このようにすると２つのＤＰＲＡＭ６
０及び６１を一つのメモリとして取り扱うことが可能に
なるため、１回の読み出し及び書き込み処理を２倍の２
５６キロバイト最大まで行うことが可能になる。すなわ
ち、ＤＰＲＡＭを複数個備えるシステムにおいてもアド
レスを監視することで、複数個のＤＰＲＡＭを１つのメ
モリとして取り扱うことが可能である。

【００５６】（１）ＨＤＤからの読み出し動作を説明す
る。

【００５７】ＨＤＣ７は、ＨＤＤ１１１からデータを読
み出すと同時にＤＭＡ回路５対し、ＤＭＡ動作開始要求
を出す。ＤＭＡ回路５は、ＨＤＣ７からの要求によりＤ
ＭＡ転送を開始すると同時にアドレスをＢＦ６へ送出す
る。ＨＤＣ７は、ＤＭＡ回路５のアドレスと同期してデ
ータをＢＦ６へ送出する。

【００５８】（２）ＨＤＤへの書き込み動作を説明す
る。

【００５９】ＨＤＣ７は、ＤＭＡ回路５に対しＤＭＡ動
作開始要求を出す。ＤＭＡ回路５は、ＨＤＣ７からの要
求によりＤＭＡ転送を開始すると同時にアドレスをＢＦ
６へ送出する。ＨＤＣ７は、ＤＭＡ回路５のアドレスと
同期してＢＦ６からデータを受け取り、ＨＤＤ１１１へ
書き込む。

【００６０】このように、ＢＦ６へはＣＰＵ１側からと
ＨＤＣ７側から各別にアクセスすることが可能である。

【００６１】次に、この実施の形態によるマイクロコン
ピュータシステムの全体の動作について、図４および図
５に示すタイムチャートを参照して説明する。

【００６２】図４（Ａ）は、図６に示した従来のマイク
ロコンピュータシステムにおけるリード動作シーケンス
を示す。

【００６３】ＣＰＵ１は、ＨＤＣ１０７に対してリード
コマンドを発行する。このリードコマンドの発行に要す
る処理時間を（ａ０）とする。次にＨＤＣ１０７は、Ｈ
ＤＤ１１１からデータを読み出してＤＭＡ回路１０５を
介してＢＦ１０６に格納する。このＨＤＤ１１１のデー
タの読出し転送に要する処理時間を（ｂ０）とする。次
にＣＰＵ１０１は、一時的に蓄えられたＢＦ１０６のデ
ータをＲＡＭ１０３へ転送する。このＢＦ１０６からの
データの読出し転送に要する処理時間を（ｃ０）とす
る。同様にして、上述の動作をさらに２回繰り返した場
合におけるコマンド発行、ＨＤＤデータの読出し転送及
びＢＦデータの読出し転送の各所要時間は、それぞれ
（ａ１）、（ｂ１）及び（ｃ１）、並びに（ａ２）、
（ｂ２）及び（ｃ２）である。これら３回のリード動作
に要する全体の経過時間はＴｒ１である。

【００６４】一方、図４（Ｂ）は、図１に示す本発明の
実施の形態によるマイクロコンピュータシステムにおけ
るリード動作シーケンスを示す。

【００６５】この場合、ＣＰＵ１は、ＨＤＣ７に対して
リードコマンドを発行する。このリードコマンド発行に
要する処理時間を（ａ０′）とする。次に、ＨＤＣ７
は、ＨＤＤ１１１からデータを読み出してＢＦ６の一方
のＤＰＲＡＭ６０に格納する。このＨＤＤ１１１のデー
タの読出し転送に要する処理時間を（ｂ０′）とする。
次にＣＰＵ１は、２回目のリードコマンドを発行する。
この２回目のリードコマンド発行に要する処理時間を
（ａ１′）とする。次にＨＤＣ７は、ＨＤＤ１１１から
データを読み出してＢＦ６の他方のＤＰＲＡＭ６１に格
納する。このＨＤＤ１１１のデータの２回目の読出し転
送に要する処理時間を（ｂ１′）とする。

【００６６】ＣＰＵ１は、ＨＤＣ７がＨＤＤ１０１から
データを読み出している時間（ｂ１′）の期間内に、最
初の読出しで一方のＤＰＲＡＭ６０に蓄えられたデータ
をＲＡＭ３へ転送する。このＤＰＲＡＭ６０からのデー
タの読出し転送に要する処理時間を（ｃ０′）とする。

【００６７】ＨＤＤ１１１のデータの２回目の読出し転
送（期間ｂ１′）の完了後に、ＣＰＵ１は、３回目のリ
ードコマンドを発行する。この３回目のリードコマンド
発行に要する処理時間を（ａ２′）とする。次にＨＤＣ
７は、ＨＤＤ１１１からデータを読み出してＢＦ６の一
方のＤＰＲＡＭ６０に格納する。このＨＤＤ１１１のデ
ータの３回目の読出し転送に要する処理時間を（ｂ
２′）とする。ＣＰＵ１は、ＨＤＣ７がＨＤＤ１１１か
らデータを読み出している時間（ｂ２′）の期間内に、
２回目のリード動作でＤＰＲＡＭ６１に蓄えられたデー
タをＲＡＭ３へ転送する。このＤＰＲＡＭ６１からのデ
ータの読出し転送に要する処理時間を（ｃ１′）とす
る。次にＣＰＵ１は、ＨＤＣ７によるＨＤＤ１１１から
のデータの読出し転送（期間ｂ２′）の完了後に、ＤＰ
ＲＡＭ６０に蓄えられたデータをＲＡＭ３へ転送する
（期間ｃ２′）。この場合の３回のリード動作に要する
全体の経過時間はＴｒ２である。

【００６８】ここで、ＨＤＤ１１１の平均転送レイト
は、２ＭＢ／Ｓ（メガバイト／秒）〜１０ＭＢ／Ｓが一
般的であるが、図１に示すこの実施の形態でのＣＰＵ１
側のアクセススピードは、ＨＤＤ１１１の平均転送レイ
トの２倍以上であるものとする。よって、ＣＰＵ１側の
処理時間（ｃ０′）は、時間（ｂ１′）の１／２以下で
あり、ＨＤＣ７がリード動作を実行している間に、ＣＰ
Ｕ１側の処理時間（ｃ０′）は終了しているため、リー
ド動作が終了しても、すぐに次のリード動作を実行する
ことができる。また、ＢＦ６のＤＰＲＡＭ６０及びＤＰ
ＲＡＭ６１は交互に使用される。

【００６９】このように、ＨＤＤ１１１からのデータの
読み出しの最中でも、ＣＰＵ１のシステムバスを介して
ＢＦ６へアクセスすることができる。そのため、図４
（Ａ）に示す従来のマイクロコンピュータシステムのリ
ード動作シーケンスに要する時間Ｔｒ１よりも、本発明
のマイクロコンピュータシステムによる図４（Ｂ）のリ
ード動作シーケンスに要する時間Ｔｒ２のほうが、同等
の処理に対する処理時間を時間Ｔｒ３だけ短縮すること
ができる。

【００７０】図５（Ａ）は、図６に示した従来マイクロ
コンピュータシステムにおけるライト動作シーケンスを
示す。

【００７１】ＣＰＵ１０１は、ＨＤＤ１１１に書き込も
うとするデータを予めＲＡＭ１０３からＢＦ１０６へ転
送する。この書込みデータのＢＦ１０６への転送に要す
る処理時間を（ｄ０）とする。次にＣＰＵ１０１は、Ｈ
ＤＣ１０７に対してライトコマンドを発行する。このラ
イトコマンドの発行に要する処理時間を（ｅ０）とす
る。次にＨＤＣ１０７は、ＢＦ１０６に格納されたデー
タを転送してＨＤＤ１１１へ書き込む。このＨＤＤ１１
１へのデータの転送書込みに要する処理時間を（ｆ０）
とする。同様にして、上述の動作をさらに２回繰り返し
た場合におけるＢＦ１０６への書込みデータの転送、ラ
イトコマンド発行及びＨＤＤ１１１への転送書き込みの
各所要時間は、それぞれ（ｄ１）、（ｅ１）及び（ｆ
１）、並びに（ｄ２）、（ｅ２）及び（ｆ２）である。
これら３回のライト動作に要する全体の経過時間はＴｗ
１である。

【００７２】一方、図５（Ｂ）は、図１に示す本発明の
実施の形態によるマイクロコンピュータシステムにおけ
るライト動作シーケンスを示す。

【００７３】この場合、ＣＰＵ１は、ＨＤＤ１１１に書
き込もうとするデータを予めＲＡＭ３からＢＦ６の一方
のＤＰＲＡＭ６０へ転送する。この書込みデータのＢＦ
６への転送に要する処理時間を（ｄ０′）とする。次に
ＣＰＵ１は、ＨＤＣ７に対してライトコマンドを発行す
る。このライトコマンドの発行に要する処理時間を（ｅ
０′）とする。次にＨＤＣ７は、ＢＦ６のＤＰＲＡＭ６
０に格納されたデータを転送してＨＤＤ１１１へ書き込
む。このＨＤＤ１１１へのデータの転送書込みに要する
処理時間を（ｆ０′）とする。このＨＤＣ７によるＨＤ
Ｄ１１１へのライト動作中に、ＣＰＵ１は次に書き込む
べきデータをＲＡＭ３からＢＦ６の他方のＤＰＲＡＭ６
１に転送する。この書込みデータのＢＦ１０６への転送
に要する処理時間を（ｄ１′）とする。

【００７４】次にＣＰＵ１は、２回目のライトコマンド
を発行する。この２回目のライトコマンドの発行に要す
る処理時間を（ｅ１′）とする。次にＨＤＣ７は、ＢＦ
６の他方のＤＰＲＡＭ６１に格納されたデータを転送し
てＨＤＤ１１１へ書き込む。このＨＤＤ１１１へのデー
タの２回目の転送書込みに要する処理時間を（ｆ１′）
とする。

【００７５】このＨＤＣ７によるＨＤＤ１１１への２回
目のライト動作中に、ＣＰＵ１は次に書き込むべきデー
タをＲＡＭ３からＢＦ６の一方のＤＰＲＡＭ６０に転送
する。この書込みデータのＢＦ１０６への３回目の転送
に要する処理時間を（ｄ２′）とする。

【００７６】次にＣＰＵ１は、ＨＤＤ１１１へのデータ
の２回目の転送書込み（期間ｆ１′）の終了後に、３回
目のライトコマンドを発行する。この３回目のライトコ
マンドの発行に要する処理時間を（ｅ２′）とする。次
にＨＤＣ７は、ＢＦ６の一方のＤＰＲＡＭ６０に格納さ
れたデータを転送してＨＤＤ１１１へ書き込む。このＨ
ＤＤ１１１へのデータの３回目の転送書込みに要する処
理時間を（ｆ２′）とする。この場合の３回のライト動
作に要する全体の経過時間はＴｗ２である。

【００７７】ここで、リード動作の場合と同様に、ＨＤ
Ｄ１１１の平均転送レイトは、２ＭＢ／Ｓ〜１０ＭＢ／
Ｓが一般的であり、この実施の形態でのＣＰＵ１側のア
クセススピードは、ＨＤＤ１１１の平均転送レイトの２
倍以上であるものとする。よって、ＣＰＵ１側の処理時
間（ｄ１′）は、時間（ｆ０′）の１／２以下であり、
ＨＤＣ７がライト動作を実行している間に、ＣＰＵ１側
の処理時間（ｄ１′）は終了しているため、ライト動作
が終了しても、すぐに次のライト動作を実行することが
できる。また、ＢＦ６のＤＰＲＡＭ６０及びＤＰＲＡＭ
６１は交互に使用される。

【００７８】このように、ＨＤＤ１１１へのデータの書
き込みの最中でも、ＣＰＵ１のシステムバスを介してＢ
Ｆ６へアクセスすることができる。そのため、図５
（Ａ）に示す従来のマイクロコンピュータシステムのラ
イト動作シーケンスに要する時間Ｔｗ１よりも、本発明
のマイクロコンピュータシステムによる図５（Ｂ）のラ
イト動作シーケンスに要する時間Ｔｗ２のほうが、同等
の処理に対する処理時間を時間Ｔｗ３だけ短縮すること
ができる。

【００７９】上述においては、リードコマンド及びライ
トコマンドを３回発行したときの処理時間の短縮効果を
説明した。実際の運用において、ＣＰＵ１の処理時間と
ＨＤＣ７側の処理時間の比を３対７とすると、ＣＰＵ１
側の処理は、ＨＤＣ７側の処理の間に行うためほぼゼロ
に等しい。よって、ＨＤＤ１１１へのアクセス処理時間
を３割程度短縮できることになり、上述のようなマイク
ロコンピュータシステムとすることによるメリットは大
きい。また、上述のマイクロコンピュータシステムで
は、ＢＦ６がＣＰＵ１のメモリ空間にマッピングされる
ためＨＤＤ１１１からリードしてＢＦ６へ格納してある
データを加工する必要がない場合には、直接Ｉ／Ｆ回路
４等へ出力することができる。そのためＲＡＭ３へ一時
的に転送する必要が無くなり、マイクロコンピュータシ
ステムのパフォーマンスが一層向上する。

【００８０】なお、本発明は、マイクロコンピュータシ
ステムに限らず、同様のＤＭＡ転送を用いる種々のコン
ピュータシステムにおいて、上述と同様に実施すること
ができる。

【００８１】上述したコンピュータシステムにおいて
は、ＨＤＤ１１１を制御するＨＤＣ７により制御される
ＤＭＡ回路５によるＤＭＡ転送により、ＣＰＵ１を介さ
ずにＨＤＤ１１１に対してダイレクトにリード／ライト
動作を行うＤＭＡ転送における転送データを一時的に格
納するＢＦ６を、ＣＰＵ１及びＤＭＡ回路５により各別
にアクセス可能とするとともに、ＭＰ８にてＣＰＵ１の
アドレス空間にマッピングする。したがって、ＨＤＤ１
１１等の外部Ｉ／Ｏシステム側のＤＭＡ転送完了待ち時
間が必要なくなり、また、ＤＭＡ処理によりＣＰＵ１が
バスを占有されることがなくなる。

【００８２】

【発明の効果】以上説明したように、本発明によれば、
ＨＤＤ等の外部Ｉ／Ｏシステム側のＤＭＡ転送完了待ち
時間を必要とせず、また、ＤＭＡ処理によりＣＰＵがバ
スを占有されることがなく、システムパフォーマンスが
良好なコンピュータシステムを提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るマイクロコンピュー
タシステムの構成を示すブロック図である。

【図２】図１のマイクロコンピュータシステムにおける
アドレスマッピング回路（ＭＰ）の構成を示すブロック
図である。

【図３】図１のマイクロコンピュータシステムにおける
バッファメモリ（ＢＦ）及びダイレクトメモリアクセス
（ＤＭＡ）回路の構成を示すブロック図である。

【図４】図１のマイクロコンピュータシステムと従来の
システムとにおけるリード動作シーケンスを比較して示
すタイムチャートである。

【図５】図１のマイクロコンピュータシステムと従来の
システムとにおけるライト動作シーケンスを比較して示
すタイムチャートである。

【図６】従来のマイクロコンピュータシステムの一例の
構成を示すブロック図である。

【図７】図６のマイクロコンピュータシステムにおける
ダイレクトメモリアクセス動作を説明するための模式的
ブロック図である。

【図８】図６のマイクロコンピュータシステムにおける
ダイレクトメモリアクセス動作を説明するためのタイム
チャートである。

【図９】従来のマイクロコンピュータシステムの他の一
例の構成を示すブロック図である。

【図１０】従来のマイクロコンピュータシステムの問題
を解決するために考えられる構成の一例を示すブロック
図である。

【符号の説明】

１ 中央処理装置（ＣＰＵ） ２ リードオンリメモリ（ＲＯＭ） ３ ランダムアクセスメモリ（ＲＡＭ） ４ インタフェース（Ｉ／Ｆ）回路 ５ ダイレクトメモリアクセス（ＤＭＡ）回路 ６ バッファメモリ（ＢＦ） ７ ハードディスクコントローラ（ＨＤＣ） ８ メモリマッピング回路（ＭＰ） ９ アドレスバス（Ａ−ＢＵＳ） １０ データバス（Ｄ−ＢＵＳ） ５０ 切り替え回路 ６０ デュアルポートＲＡＭ（ＤＰＲＡＭ） ６１ デュアルポートＲＡＭ（ＤＰＲＡＭ） １１１ ハードディスクドライブ（ＨＤＤ）

Claims (4)

【特許請求の範囲】
1. 【請求項１】プログラムを実行する中央処理手段と、 前記プログラムのコード、並びに該プログラムを実行す
   るときのパラメータ及びデータを格納するメモリ手段
   と、 外部入出力装置を制御するためのプロトコルを司る外部
   装置制御手段と、 前記外部装置制御手段により制御され、ダイレクトメモ
   リアクセス転送により、前記中央処理手段を介さずに前
   記外部入出力装置に対してダイレクトにリード／ライト
   動作を行うダイレクトメモリアクセス手段と、 前記ダイレクトメモリアクセス手段がダイレクトメモリ
   アクセス転送を行うときに転送データを一時的に格納す
   るとともに、前記中央処理手段及びダイレクトメモリア
   クセス手段から各別にアクセス可能なバッファメモリ手
   段と、 前記バッファメモリ手段を前記中央処理手段のアドレス
   空間にマッピングするメモリマッピング手段と、を具備
   することを特徴とするコンピュータシステム。
2. 【請求項２】前記バッファメモリ手段は、 それぞれ２組以上のアクセスポートを有し、前記中央処
   理手段及び前記外部装置制御手段により異なるアクセス
   ポートを介して各別にアクセスされる２個以上のメモリ
   を含むことを特徴とする請求項１に記載のコンピュータ
   システム。
3. 【請求項３】前記メモリマッピング手段は、 前記バッファメモリ手段の一部を選択的に前記中央処理
   手段のメモリ空間にマッピングする手段を含むことを特
   徴とする請求項１又は２に記載のコンピュータシステ
   ム。
4. 【請求項４】プログラムを実行する中央処理装置と、 前記プログラムのコードを格納するリードオンリメモリ
   と、 前記プログラムを実行するときのパラメータ及びデータ
   を格納するランダムアクセスメモリと、 外部機器と接続してデータを授受するインタフェース回
   路と、 外部入出力装置を制御するためのプロトコルを司る外部
   装置制御装置と、 前記外部装置制御装置により制御され、ダイレクトメモ
   リアクセス転送により、前記中央処理装置を介さずに前
   記外部入出力装置に対してダイレクトにリード／ライト
   動作を行うダイレクトメモリアクセス回路と、 それぞれ２個以上のデュアルポートランダムアクセスメ
   モリを有し、前記中央処理装置及び前記外部装置制御装
   置により異なるアクセスポートを介して各別にアクセス
   されて、前記ダイレクトメモリアクセス回路がダイレク
   トメモリアクセス転送を行うときに転送データを一時的
   に格納するバッファメモリと、 前記バッファメモリの少なくとも１個のデュアルポート
   ランダムアクセスメモリを選択的に前記中央処理装置の
   アドレス空間にマッピングするメモリマッピング回路
   と、を具備することを特徴とするコンピュータシステ
   ム。