JPH042283A - 画像縮小装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、映像信号を縮小表示するための画像縮小装置
に関する。

［従来の技術］ 第６図に図示する１〜３６の領域からなる画面の画像を
、８〜１０．　１４〜１６．２０〜２２からなる画面に
縮小したい場合、映像信号を一旦、画像メモリに格納し
、その読出しアドレスを制御する構成か知られている。

例えば、第５図（ｂ）に示すような、画像メモリの読出
しアドレスを発生させればよい。なお、第５図（ａ）は
、通常の大きさで表示する場合の読出しアドレスを示す
。

［発明が解決しようとする課題］ 一般の映像信号処理のための画像メモリとしては、通常
、ランダム・アクセス・メモリが使用されるが、上記の
様な画像縮小処理を行なおうとすると、縮小前の空間を
構成するアドレスを発生するアドレス発生器と、縮小後
の空間を構成するアドレスを発生するアドレス発生器が
必要になり、回路規模が大きくなり、コスト高になると
いう欠点がある。

そこで本発明は、より小さな回路構成で画像縮小処理を
行なう画像縮小装置を提示することを目的とする。

［課題を解決するための手段］ 本発明に係る画像縮小装置は、先入れ先出し型の画像メ
モリと、当該画像メモリに書き込まれたデータを、書き
込み時より高速で順次読み出す読出し手段と、当該画像
メモリ檀から読み出されたデータと他のデータとを所定
タイミングで切り換えるスイッチ手段とからなることを
特徴とする。

［作用］ 先入れ先出し型の画像メモリを使用することにより、読
出しアドレス発生回路の構成を簡略化できる。また、縮
小された画像の外側には、スイッチ手段により任意の画
像をはめ込むことができる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例の構成ブロック図を示す。１
０は映像信号の入力端子、１２はＡ／Ｄ変換器、１４は
画像メモリとしてのＦＩＦＯ（先入れ先出し）型メモリ
、１６はＦＩＦＯメモリ１４の出力信号又は他の信号を
選択するスイッチ、１８はＤ／Ａ変換器、２０は同期信
号を付加する同期付加回路、２２は出力端子、２４はク
ロック発生回路、２６はクロック発生回路２４が出力す
るクロックＣＬＫの周波数をＭ倍するＭ倍回路、２８は
ＦＩＦＯメモリ１４に対する制御信号、即ち書込みリセ
ット信号ＷＲ５Ｔ、書込みイネーブル信号ＷＥＮＢ、続
出しリセット信号ＲＲ５Ｔ及び読出しイネーブル信号Ｒ
ＥＮＢを発生する制御信号発生回路である。

クロック発生回路２４は入力端子１０に入力する映像信
号（の同期信号）に従って、クロック信号ＣＬＫ、スイ
ッチ選択信号ＳＥＬ及び同期付加回路２０で付加される
同期信号を発生する。クロック信号ＣＬＫはＡ／Ｄ変換
器１２、ＦＩＦＯメモリ１４の書込みクロック入力端子
、及びＭ倍回路２６に供給される。Ａ／Ｄ変換器１２は
タロツク信号ＣＬＫに従って、入力端子１０からのアナ
ログ映像信号をディジタル化し、その出力はクロック信
号ＣＬＫに従ってＦＩＦＯメモリ１４に書き込まれる。

Ｍ倍回路２６により周期を１７Ｍ（周波数をＭ倍）にさ
れたクロック信号ＭＣＬＫはＦＩＦＯメモリ１４の読出
しクロック及びＤ／Ａ変換器１８に印加される。即ち、
ＦＩＦＯメモリ１４の記憶データは、Ｍ倍回路２６の出
力ＭＣＬＫに従って読み出され、スイッチ１６を介して
Ｄ／Ａ変換器１８に印加され、アナログ信号に戻される
。これにより主走査方向での１／Ｍの縮小が行なわれる
。

第２図は第１図の制御信号のタイミング・チャート、第
３図は本実施例の動作を説明するための図であり、以下
、第２図及び第３図を参照して動作を説明する。

第１図の実施例の構成において、第３図に示す画面中、
ＡＢＣＤ内の画像をＥＦＧＨ内に縮小する場合について
説明する。書込みリセット信号寵ＳＴは、端子１０に入
力されている映像信号の垂直同期信号に同期して第２図
に示すようにフレーム周期で発生される。一方、書込み
イネーブル信号ＷＥＮＢは第３図の点Ａに対応する映像
信号がＡ／Ｄ変換器１２から出力されるタイミングでハ
イレベル（Ｈｉ）となり、ＦＩＦＯメモリ１４を書込み
イネーブル状態とする。そして、ＡＢＣＤ内の画像を取
込むのに必要な期間Ｔ経過すると、書込みイネーブル信
号ＷＥＮＢをローレベル（Ｌｏ）に転じ、ＦＩＦＯメモ
リ１４への書込みが停止される。

一方読出しリセット信号ＲＲＳＴはクロック発生回路２
４から出力される垂直同期信号に同期してフレーム周期
で発生され、この同期信号に従う映像信号が第３図の点
Ｅに対応するタイミングで、読出しイネーブル信号ＲＥ
ＮＢはＨｉになる。これによって第３図中点Ａの画素は
点Ｅに移動し、以後、時間軸方向に１／Ｍに圧縮された
映像信号がＦＩＦＯメモリ１４から出力されることにな
る。この時、第２図に示すように読出しイネーブル信号
ＲＥＮＢがＨｉの期間を７７Ｍとすれば、ＦＩＦＯメモ
リ１４に書き込まれたデータがこの期間内に全て読み出
される。

但し、このままの状態ではＥＦＧＨ内の画像の外側に不
要な走査線が表示されてしまうことになる。そこで、第
２図に示すようにスイッチ制御信号ＳＥＬを出力映像信
号の各水平走査期間（Ｈ）中の８７Ｍの期間のみ旧とす
ることにより、スイッチ１６はＦＩＦＯメモリ１４より
出力される映像信号を８７Ｍの期間のみ出力し、残る（
Ｍ−１）／Ｈの期間はカラーバック信号等の他の画像信
号を出力することになる。

このようにして、スイッチ１６からはＡＢＣＤ内の画像
がＥＦＧＨ内に縮小した画像が表示され、ＥＦＧＨ外に
はカラーバック等が表示される映像信号が得られること
になる。

第４図は本発明の他の実施例の構成ブロック図を示す。

図中、第１図と同−又は同様の構成用件については同一
番号を付し、説明を省略する。本実施例では、画像を水
平方向にのみ縮小する。即ち、第３図のＡＢＣＤ内の画
像をＩＪＫＬ内に縮小する。

書込みリセット信号ＷＲ５Ｔ、書込みイネーブル信号Ｗ
ＥＮＢ及び読出しリセット信号ＲＲ５Ｔは第１図の実施
例と同一であるが、読出しイネーブル信号ＲＥＮＢとし
てスイッチ制御信号ＳＥＬを共用する処か第１図の実施
例とは異なる。

この読出しイネーブル信号ＲＥＮＢは出力映像信号が第
３図の点■に対応するタイミングで、Ｈｌとなる。そし
て、各水平走査期間中Ｈ／Ｍの期間のみ１（ｉとなり、
残る期間はＬＯとなる。そして、このように周期的にＨ
ｉとなる期間はほぼＴであり、出力映像信号か第３図の
点Ｋに対応するタイミングで終了する。これによって、
第４図のスイッチ１４からはＡＢＣＤ内に画像か水平方
向に縮小された画像力＜　Ｉ　Ｊ　Ｋ　Ｌ内に表示され
、ＩＪＫＬ外にはカラーパック等が表示される映像信号
が得られることになる。

［発明の効果］ 以上の説明から容易に理解できるように、本発明によれ
ば、ＦＩＦＯ型メモ型金モリて非常に簡単な回路構成で
画像を縮小することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成ブロック図、第２
図は第１図のタイミング・チャート、第３図は縮小画面
の説明図、第４図は変更実施例の回路構成ブロック図、
第５図は従来例における通常表示及び縮小表示の読出し
アドレスの例、第６図は縮小表示の画面例である。 １０、映像信号入力端子　１４　：　ＦＩＦＯメモリ　
２０：同期付加回路　２２：出力端子　２４：クロノク
発生回路　２８，３０：制御信号発生回路Ｒ３Ｔ ＳＥＬ−ｆ］−一「ニー−５３３１，−ロー第１図 第 図 第４ 図 （ａ）通常表示の読み出しアドレス （ｂ）縮小表示の読み出しアドレス 第 図

Claims (1)

【特許請求の範囲】
1. 先入れ先出し型の画像メモリと、当該画像メモリに書き
   込まれたデータを、書き込み時より高速で順次読み出す
   読出し手段と、当該画像メモリから読み出されたデータ
   と他のデータとを所定タイミングで切り換えるスイッチ
   手段とからなることを特徴とする画像縮小装置。