JPH0329991A - 表示メモリ装置 - Google Patents
表示メモリ装置Info
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- JPH0329991A JPH0329991A JP1164924A JP16492489A JPH0329991A JP H0329991 A JPH0329991 A JP H0329991A JP 1164924 A JP1164924 A JP 1164924A JP 16492489 A JP16492489 A JP 16492489A JP H0329991 A JPH0329991 A JP H0329991A
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- display
- memory
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Links
- 230000015654 memory Effects 0.000 claims abstract description 40
- 230000009977 dual effect Effects 0.000 abstract description 11
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 101150081344 PAL3 gene Proteins 0.000 description 1
- 101150080283 RIM8 gene Proteins 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、違った表示タイミングの２種類のＣＲＴへ表
示する事が同時に行えるメモリ表示装置に関するもので
ある。
示する事が同時に行えるメモリ表示装置に関するもので
ある。
本発明は、高解像度の図形表示装置から、ＮＴＳＣ，Ｐ
ＡＬ方式等のＣＲＴ．ＶＴＲへの同時表示の実現を付加
表示メモリなしで可能とした表示メモリ装置である。
ＡＬ方式等のＣＲＴ．ＶＴＲへの同時表示の実現を付加
表示メモリなしで可能とした表示メモリ装置である。
従来、高解像度の図形表示装置から現在普及しているＮ
ＴＳＣ，．ＰＡＩ、方式等のＣＲＴ，ＶＴＲへ出力させ
るためには、第１の方法として第２図で示す様に表示用
スイソチ２１を設け、表示メモリ２０の内部タイミング
発生周波数から主表示２２，副表示２３と切り換える手
法と、第２の方法として、第３図で示す様に副表示用メ
モリ３ｌを設け、表示用メモリ３０から図形情報をデジ
タルまたはアナログ信号で転送された後に、表示する手
法があった。
ＴＳＣ，．ＰＡＩ、方式等のＣＲＴ，ＶＴＲへ出力させ
るためには、第１の方法として第２図で示す様に表示用
スイソチ２１を設け、表示メモリ２０の内部タイミング
発生周波数から主表示２２，副表示２３と切り換える手
法と、第２の方法として、第３図で示す様に副表示用メ
モリ３ｌを設け、表示用メモリ３０から図形情報をデジ
タルまたはアナログ信号で転送された後に、表示する手
法があった。
従来の技術では、以下に示す問題点があった。
まず、前述の第２図に示す方法であるが、表示メモリの
内部タイ亀ング発生周波数を切り換える事によって、２
種類の表示は可能となるが、主表示を行っている場合に
おいては、副表示を行う事ができないため、またその逆
もできない。主表示画面を見ながら副表示装置へ出力さ
せる操作ができないという問題点があった。また、第３
図に示す方法は上記第１の方法の問題点を解決するため
に、副表示用メモリを別に設け、表示メモリから副表示
を行いたい部分の転送を副表示用メモリへ行い、副表示
を行うものであったが副表示用メモリを表示メモリとは
別に設けるために、装置の全体構或は複雑となり、メモ
リも別に必要となるために、装置全体のコストが高くな
ってしまうという大きな課題を残した。
内部タイ亀ング発生周波数を切り換える事によって、２
種類の表示は可能となるが、主表示を行っている場合に
おいては、副表示を行う事ができないため、またその逆
もできない。主表示画面を見ながら副表示装置へ出力さ
せる操作ができないという問題点があった。また、第３
図に示す方法は上記第１の方法の問題点を解決するため
に、副表示用メモリを別に設け、表示メモリから副表示
を行いたい部分の転送を副表示用メモリへ行い、副表示
を行うものであったが副表示用メモリを表示メモリとは
別に設けるために、装置の全体構或は複雑となり、メモ
リも別に必要となるために、装置全体のコストが高くな
ってしまうという大きな課題を残した。
従来の課題を解決するために、第４図に示す様に図形表
示用メモリとしてデュアルポートメモリを用い、主表示
はＳ ＡＭ （Ｓｅｒｉａｌ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）４２、副表示はＲ Ａ Ｍ （Ｒａｍｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ） ４１を使用する事によっ
て、主表示，副表示を同時に行える回路を実現した。
示用メモリとしてデュアルポートメモリを用い、主表示
はＳ ＡＭ （Ｓｅｒｉａｌ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）４２、副表示はＲ Ａ Ｍ （Ｒａｍｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ） ４１を使用する事によっ
て、主表示，副表示を同時に行える回路を実現した。
本発明は、上記の構威によって、主表示，副表示の同時
発住を行える装置を、小さく迎える事ができ、実現コス
トも下げる事ができた。
発住を行える装置を、小さく迎える事ができ、実現コス
トも下げる事ができた。
〔実施例〕
以下、本発明の実施例を図面に基づいて説明する。第１
図において、副表示についてはデュアルボートメモリの
ＲＡＭポートを使用するために、表示メモリを、何個の
デュアルボ−１・メモリで構威するかが問題となる。副
表示の対象となるＮＴＳＣ，ＰＡＬにおいては、ビデオ
周波数ば１２Ｍｌｌｚ〜１４Ｍｔｌｚとなるために、第
５図に示す様にデュアルボートメモリ５０を４個並列に
読み出せば、デュアルボートメモリ５０のＲＡＭ部のア
クセスタイム（２００ｍｓ〜３００ｍｓ）から考えて実
現可能と思われるが、ビデオ周波数が１２Ｍｌｌｚ〜１
４Ｍｔｌｚのため、４個並列読み出しの場合、副表示要
求は１７１２〜１４ Ｍ ｌｌｚ Ｘ ４＝約３００ｍ
ｓごととなり、メモリのアクセスタイムが２００ｍｓ〜
３００ ｍｓから考えて、全メモリサイクルの内ほとん
どが、副表示用に使用されてしまい、表示メモリへの書
き込み等がほとんどできなくなってしまうため、この例
では、第６図の様に８個並列読み出し可能な構或とし、
副表示要求ザイクルを約６００ｍｓとして考える。
図において、副表示についてはデュアルボートメモリの
ＲＡＭポートを使用するために、表示メモリを、何個の
デュアルボ−１・メモリで構威するかが問題となる。副
表示の対象となるＮＴＳＣ，ＰＡＬにおいては、ビデオ
周波数ば１２Ｍｌｌｚ〜１４Ｍｔｌｚとなるために、第
５図に示す様にデュアルボートメモリ５０を４個並列に
読み出せば、デュアルボートメモリ５０のＲＡＭ部のア
クセスタイム（２００ｍｓ〜３００ｍｓ）から考えて実
現可能と思われるが、ビデオ周波数が１２Ｍｌｌｚ〜１
４Ｍｔｌｚのため、４個並列読み出しの場合、副表示要
求は１７１２〜１４ Ｍ ｌｌｚ Ｘ ４＝約３００ｍ
ｓごととなり、メモリのアクセスタイムが２００ｍｓ〜
３００ ｍｓから考えて、全メモリサイクルの内ほとん
どが、副表示用に使用されてしまい、表示メモリへの書
き込み等がほとんどできなくなってしまうため、この例
では、第６図の様に８個並列読み出し可能な構或とし、
副表示要求ザイクルを約６００ｍｓとして考える。
まず、副表示であるが副表示用タイごングジェネレータ
１から、副表示対象のＮＴＳＣ，ＰＡＬ３ 等のタイミングに同期した副表示要求信号６が、アービ
ク・タイミング発生回路３へ人力される。
１から、副表示対象のＮＴＳＣ，ＰＡＬ３ 等のタイミングに同期した副表示要求信号６が、アービ
ク・タイミング発生回路３へ人力される。
ここで、副表示用要求は、アービトレーションにおいて
、優先度を最大にし副表示画面の乱れを防ぐ、この副表
示要求が受ＬＪ付けられると、アービタ・クイξング発
生回路３は、副表示用データを８個並列に読み出すため
の信号を信号線８を介してデュアルボートメモリ１１へ
送出し、読み出されたデータはシフトレジスタ４へ送出
される。シフトレジスタ４では副表示用タイミングジェ
ネレータ１から送出される同期クロソク１１によって、
副表示用ＣＲＴ１４等へ、データの送出を行う。次に主
表示であるが、主表示においては使用するデュアルボー
トメモリ１ｌの特徴を利用する。すなわち、主表示用タ
イくングジェネレータ２から、主表示要求信号７がアー
ビタ・クイξング発生回路３に入力され、主表示要求が
受け付けられると、アービタ・タイミング発生回路３は
、デュアルポ−１・メモリ１１内のＲＡＭ１２からＳＡ
Ｍ］３へ転送させるための信号を信号線８を介してデュ
アルボートメ４ モリ１１へ送出し、ＳＡＭＩ３内のデータは主表示用タ
イくングジエネレータ２から発生されるクロソク９によ
って、シフトレジスタ５を介して、主表示用ＣＲＴ１５
へ送出される。この時、ＲＡＭ１２からＳＡＭ１３への
転送は、主表示用ＣＲＴ１５の１水平周期（約１５．４
μｓ）ごとに行えばよいために、主表示要求は主表示用
ＣＲＴ１５のラスター本数が１０２４木だとすれば１５
．４μＳ Ｘ １０２４ ＝ １５．８ｍｓとなり、全
メモリサイクル中の一部分である事がわかる。
、優先度を最大にし副表示画面の乱れを防ぐ、この副表
示要求が受ＬＪ付けられると、アービタ・クイξング発
生回路３は、副表示用データを８個並列に読み出すため
の信号を信号線８を介してデュアルボートメモリ１１へ
送出し、読み出されたデータはシフトレジスタ４へ送出
される。シフトレジスタ４では副表示用タイミングジェ
ネレータ１から送出される同期クロソク１１によって、
副表示用ＣＲＴ１４等へ、データの送出を行う。次に主
表示であるが、主表示においては使用するデュアルボー
トメモリ１ｌの特徴を利用する。すなわち、主表示用タ
イくングジェネレータ２から、主表示要求信号７がアー
ビタ・クイξング発生回路３に入力され、主表示要求が
受け付けられると、アービタ・タイミング発生回路３は
、デュアルポ−１・メモリ１１内のＲＡＭ１２からＳＡ
Ｍ］３へ転送させるための信号を信号線８を介してデュ
アルボートメ４ モリ１１へ送出し、ＳＡＭＩ３内のデータは主表示用タ
イくングジエネレータ２から発生されるクロソク９によ
って、シフトレジスタ５を介して、主表示用ＣＲＴ１５
へ送出される。この時、ＲＡＭ１２からＳＡＭ１３への
転送は、主表示用ＣＲＴ１５の１水平周期（約１５．４
μｓ）ごとに行えばよいために、主表示要求は主表示用
ＣＲＴ１５のラスター本数が１０２４木だとすれば１５
．４μＳ Ｘ １０２４ ＝ １５．８ｍｓとなり、全
メモリサイクル中の一部分である事がわかる。
また、表示メモリへの書き込み等は、信号線１０を利用
して、アービタ・タイミング発生回路３に対して要求を
行う。以上、上記構或によれば、主表示はデュアルボー
ト内のＳＡＭを利用し、副表示は付加されたシフトレジ
スタを利用しているために、主表示，副表示が同時可能
であることがわかるであろう。
して、アービタ・タイミング発生回路３に対して要求を
行う。以上、上記構或によれば、主表示はデュアルボー
ト内のＳＡＭを利用し、副表示は付加されたシフトレジ
スタを利用しているために、主表示，副表示が同時可能
であることがわかるであろう。
以上述べてきたように、本発明によれば、高解像度の表
示装置から、ＮＴＳＣ，ＰＡＬ方式等のＣＲＴ．ＶＴＲ
へ同時出力する事が、付加表示用メモリなしで実現可能
であるという効果を有するものである。
示装置から、ＮＴＳＣ，ＰＡＬ方式等のＣＲＴ．ＶＴＲ
へ同時出力する事が、付加表示用メモリなしで実現可能
であるという効果を有するものである。
第１図は本発明による表示メモリ装置の構或図、第２図
は従来の表示メモリ装置の概略図、第３図は従来の表示
メモリ装置の概略図、第４図はデュアルボートメモリを
利用した表示メモリ装置の構威図、第５図はメモリ並列
度４の場合の構或図、第６図はメモリ並列度８の場合の
構成図である。 副表示用タイミングジェネレー夕 主表示用タイミングジェネレータ アービタ・タイよング発生回路 シフトレジスク（副表示用） シフトレジスタ（主表示用） 副表示要求信号線 主表示要求信号線 メモリ制御信号線 ＳＡＭクロソク ・メモリ書き込み要求等の信号線 ・副表示用クロンク
は従来の表示メモリ装置の概略図、第３図は従来の表示
メモリ装置の概略図、第４図はデュアルボートメモリを
利用した表示メモリ装置の構威図、第５図はメモリ並列
度４の場合の構或図、第６図はメモリ並列度８の場合の
構成図である。 副表示用タイミングジェネレー夕 主表示用タイミングジェネレータ アービタ・タイよング発生回路 シフトレジスク（副表示用） シフトレジスタ（主表示用） 副表示要求信号線 主表示要求信号線 メモリ制御信号線 ＳＡＭクロソク ・メモリ書き込み要求等の信号線 ・副表示用クロンク
Claims (1)
- 高解像度は表示メモリ装置において、違種の表示タイ
ミングへの表示を可能とすべく、付加表示メモリなしで
実現可能としたことに特徴をもつ表示メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164924A JPH0329991A (ja) | 1989-06-27 | 1989-06-27 | 表示メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164924A JPH0329991A (ja) | 1989-06-27 | 1989-06-27 | 表示メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329991A true JPH0329991A (ja) | 1991-02-07 |
Family
ID=15802431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164924A Pending JPH0329991A (ja) | 1989-06-27 | 1989-06-27 | 表示メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329991A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469183A (en) * | 1992-06-12 | 1995-11-21 | Matsushita Electric Industrial Co., Ltd. | Synchronous display control apparatus |
| JP2002150236A (ja) * | 2000-11-14 | 2002-05-24 | Dainippon Printing Co Ltd | 無線通信機能付きカード収納具と無線端末による取引決済方法 |
| WO2009133675A1 (ja) * | 2008-04-30 | 2009-11-05 | パナソニック株式会社 | 表示制御装置及び表示制御方法 |
-
1989
- 1989-06-27 JP JP1164924A patent/JPH0329991A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469183A (en) * | 1992-06-12 | 1995-11-21 | Matsushita Electric Industrial Co., Ltd. | Synchronous display control apparatus |
| JP2002150236A (ja) * | 2000-11-14 | 2002-05-24 | Dainippon Printing Co Ltd | 無線通信機能付きカード収納具と無線端末による取引決済方法 |
| JP4697911B2 (ja) * | 2000-11-14 | 2011-06-08 | 大日本印刷株式会社 | 無線通信機能付きカード収納具 |
| WO2009133675A1 (ja) * | 2008-04-30 | 2009-11-05 | パナソニック株式会社 | 表示制御装置及び表示制御方法 |
| JP2009265547A (ja) * | 2008-04-30 | 2009-11-12 | Panasonic Corp | 表示制御装置及び表示制御方法 |
| US8451280B2 (en) | 2008-04-30 | 2013-05-28 | Panasonic Corporation | Display control device having a frame buffer for temporarily storing image data to be displayed on either one of a first display device or a second display device |
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