JPH04217364A - 光電変換素子及びその製造法 - Google Patents
光電変換素子及びその製造法Info
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- JPH04217364A JPH04217364A JP2411314A JP41131490A JPH04217364A JP H04217364 A JPH04217364 A JP H04217364A JP 2411314 A JP2411314 A JP 2411314A JP 41131490 A JP41131490 A JP 41131490A JP H04217364 A JPH04217364 A JP H04217364A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、長尺ラインセンサ、エ
リアセンサなどに用いる光電変換素子、特に半導体光電
変換素子、及びその製造法に関する。
リアセンサなどに用いる光電変換素子、特に半導体光電
変換素子、及びその製造法に関する。
【０００２】
【従来の技術】近年、ファクシミリ、デジタル複写機、
イメ−ジリ−ダ−、あるいはビデオカメラなどの画像情
報処理装置が普及してくるに従って、フォトセンサを一
次元に配列した長尺ラインセンサや、二次元に配列した
エリアセンサが多用されるようになった。そして、この
センサには次の理由で半導体光電変換素子が採用されて
いる。
イメ−ジリ−ダ−、あるいはビデオカメラなどの画像情
報処理装置が普及してくるに従って、フォトセンサを一
次元に配列した長尺ラインセンサや、二次元に配列した
エリアセンサが多用されるようになった。そして、この
センサには次の理由で半導体光電変換素子が採用されて
いる。
【０００３】
（１）材料の特性に合せて機能の分離が行えるように、
積層ができる。
積層ができる。
【０００４】
（２）大面積の一括作成が可能である。
【０００５】
（３）基板の制約を受けない低温プロセスで作成できる
。
。
【０００６】
（４）作成プロセスが簡単で、低コスト化がはかれる。
【０００７】特に、素子の構造として高いＳ／Ｎ比によ
る高感度化が可能であるという理由で、電極からのキャ
リアの注入を阻止するタイプのフォトダイオ−ドが上記
フォトセンサに最適である。
る高感度化が可能であるという理由で、電極からのキャ
リアの注入を阻止するタイプのフォトダイオ−ドが上記
フォトセンサに最適である。
【０００８】このフォトダイオ−ドを基板上への薄膜の
積層によって実現する際には、光導電性膜の上下に電極
を配置した形態を採るが、上記ライセンサや、エリアセ
ンサのように各画素毎に独立に動作できる集合型のセン
サ構造としなければならない場合、各画素間のクロスト
−クを抑えるために、その製造過程で、下部電極をパタ
−ニングするだけでなく、エッチングにより、上部電極
及び上記光導電性膜の一部または全部を画素間で除去す
るのことがなされている。
積層によって実現する際には、光導電性膜の上下に電極
を配置した形態を採るが、上記ライセンサや、エリアセ
ンサのように各画素毎に独立に動作できる集合型のセン
サ構造としなければならない場合、各画素間のクロスト
−クを抑えるために、その製造過程で、下部電極をパタ
−ニングするだけでなく、エッチングにより、上部電極
及び上記光導電性膜の一部または全部を画素間で除去す
るのことがなされている。
【０００９】
【発明が解決しようとする課題】しかしながら、上記画
素分離の手法は未だ十分に完成しておらず、種々の問題
を残している。例えば、画素の分離を行う際、上部電極
の分離パタ−ンと、光導電性膜の分離パタ−ンの相対位
置、大きさなどの関係が十分検討されていないために、
面積あるいは長さ当りの有効画素領域が小さくなって、
感度低下をもたらしたり、逆に必要な分離間隔が取られ
ていないためショ−トなどの欠陥により、画素検出欠陥
を発生する。
素分離の手法は未だ十分に完成しておらず、種々の問題
を残している。例えば、画素の分離を行う際、上部電極
の分離パタ−ンと、光導電性膜の分離パタ−ンの相対位
置、大きさなどの関係が十分検討されていないために、
面積あるいは長さ当りの有効画素領域が小さくなって、
感度低下をもたらしたり、逆に必要な分離間隔が取られ
ていないためショ−トなどの欠陥により、画素検出欠陥
を発生する。
【００１０】即ち、図１に示すように、基板１０１上に
下部電極１０２をパタ−ニングし、その上に、例えば、
基板側より順に、一方の半導体型（Ｎ型あるいはＰ型）
を示す高濃度不純物を添加した下部半導体層１０３、不
純物が添加されないかあるいは微量にしか含まれない半
導体層１０４、他方の半導体型（Ｐ型あるいはＮ型）を
示す高濃度不純物を添加した上部半導体層１０５で構成
された光導電性膜１０６を設け、更に上部電極１０７を
備えた構成の光電変換素子を製造する場合、画素の有効
面積を大きく取ろうとして、上部電極分離パタ−ンの縁
を光導電性膜分離パタ−ンの縁に一致するように（図１
（ａ）参照）、製造に際して上部電極を形成したときの
ホトレジストを用いて、光導電性膜の画素間領域の除去
のため、湿式エッチングやＣＤＥなどの等方性エッチン
グを実施すると、上部電極１０７と上記光導電性膜１０
６の材質上の相違で、サイドエッチングの量に差を生じ
（図１（ｂ）参照）、その結果、上部電極１０７の縁が
崩壊して、例えば、上記光導電性膜１０６の上部高濃度
不純物層（これは上記エッチングンにより画素領域外で
除かれている）以外の部分に接触することとなり（図１
（ｃ）参照）、ショ−トもしくはそれに近い状態となり
、画素欠陥を生じる。また、上記エッチングとして、Ｒ
ＩＥなどの異方性エッチングを採用した場合、上述のよ
うなサイドエッチングのおそれはなくなるが、画素領域
外の除去により露出した光導電性膜の画素領域端面が上
記エッチング（これは物理的なエッチング）に際しての
プラズマダメ−ジなどにより変質していて、この部分で
の電気的抵抗が下がり、リ−クが発生し易くなる。従っ
て、この場合も、画素欠陥を生じる。
下部電極１０２をパタ−ニングし、その上に、例えば、
基板側より順に、一方の半導体型（Ｎ型あるいはＰ型）
を示す高濃度不純物を添加した下部半導体層１０３、不
純物が添加されないかあるいは微量にしか含まれない半
導体層１０４、他方の半導体型（Ｐ型あるいはＮ型）を
示す高濃度不純物を添加した上部半導体層１０５で構成
された光導電性膜１０６を設け、更に上部電極１０７を
備えた構成の光電変換素子を製造する場合、画素の有効
面積を大きく取ろうとして、上部電極分離パタ−ンの縁
を光導電性膜分離パタ−ンの縁に一致するように（図１
（ａ）参照）、製造に際して上部電極を形成したときの
ホトレジストを用いて、光導電性膜の画素間領域の除去
のため、湿式エッチングやＣＤＥなどの等方性エッチン
グを実施すると、上部電極１０７と上記光導電性膜１０
６の材質上の相違で、サイドエッチングの量に差を生じ
（図１（ｂ）参照）、その結果、上部電極１０７の縁が
崩壊して、例えば、上記光導電性膜１０６の上部高濃度
不純物層（これは上記エッチングンにより画素領域外で
除かれている）以外の部分に接触することとなり（図１
（ｃ）参照）、ショ−トもしくはそれに近い状態となり
、画素欠陥を生じる。また、上記エッチングとして、Ｒ
ＩＥなどの異方性エッチングを採用した場合、上述のよ
うなサイドエッチングのおそれはなくなるが、画素領域
外の除去により露出した光導電性膜の画素領域端面が上
記エッチング（これは物理的なエッチング）に際しての
プラズマダメ−ジなどにより変質していて、この部分で
の電気的抵抗が下がり、リ−クが発生し易くなる。従っ
て、この場合も、画素欠陥を生じる。
【００１１】
【発明の目的】本発明は上記事情に基いてなされたもの
で、上部電極のパタ−ニングの後、所定のマスキングを
改めて行い、これによって、できるだけ有効画素面積の
減少を回避した状態で、画素欠陥の無い信頼性の高い光
電変換素子を提供しようとするものである。
で、上部電極のパタ−ニングの後、所定のマスキングを
改めて行い、これによって、できるだけ有効画素面積の
減少を回避した状態で、画素欠陥の無い信頼性の高い光
電変換素子を提供しようとするものである。
【００１２】
【課題を解決するための手段】このため、本発明では、
基板上に下部電極、光導電性膜、上部電極の順序で堆積
し、その後、エッチングにより上部電極及び光導電性膜
の領域を各画素毎に形成する光電変換素子の製造法にお
いて、上記上部電極を所定パタ−ンで形成し、上記エッ
チングに際して上記上部電極の周辺に所定寸法の余剰間
隔を持つような大きさにマスキングし、エッチングによ
って光導電性膜の領域を形成したとき、上記上部電極周
縁に対する上記光導電性膜の電気抵抗を所定値に維持で
きる物理的間隔を上記光導電性膜露出表面に残すように
している。
基板上に下部電極、光導電性膜、上部電極の順序で堆積
し、その後、エッチングにより上部電極及び光導電性膜
の領域を各画素毎に形成する光電変換素子の製造法にお
いて、上記上部電極を所定パタ−ンで形成し、上記エッ
チングに際して上記上部電極の周辺に所定寸法の余剰間
隔を持つような大きさにマスキングし、エッチングによ
って光導電性膜の領域を形成したとき、上記上部電極周
縁に対する上記光導電性膜の電気抵抗を所定値に維持で
きる物理的間隔を上記光導電性膜露出表面に残すように
している。
【００１３】また、この方法の結果、基板上に下部電極
、光導電性膜、上部電極をその順序で構成するとともに
、上部電極及び光導電性膜の領域を各画素毎に分離形成
している光電変換素子において、上記上部電極はその周
辺に、上記上部電極に対する上記光導電性膜の所要の電
気抵抗を確保する寸法の余剰間隔を残して、各画素領域
に対応する上記光導電性膜の上面内側に位置されている
。
、光導電性膜、上部電極をその順序で構成するとともに
、上部電極及び光導電性膜の領域を各画素毎に分離形成
している光電変換素子において、上記上部電極はその周
辺に、上記上部電極に対する上記光導電性膜の所要の電
気抵抗を確保する寸法の余剰間隔を残して、各画素領域
に対応する上記光導電性膜の上面内側に位置されている
。
【００１４】
【実施例】以下、本発明を図示の実施例にもとずいて具
体的に説明する。図２には本発明の光電変換素子の製造
法が、原理的に図解してある。即ち、ここでは、上部電
極分離パタ−ンを光導電性膜分離パタ−ンの内側になる
ように設計する。この場合は、予め所要の大きさに上部
電極をパタ−ニングしておき、その時に使用したレジス
トを除いてから、この上に、上部電極１０７の周縁から
光導電性膜分離パタ−ン周縁までに余剰間隔Ｌを予め配
慮した大きさのマスキング１０８を行い（図２（ａ）参
照）、光導電性膜１０６の一部あるいは全部のエッチン
グを、例えば、高濃度不純物を添加されたＮ型あるいは
Ｐ型の上部半導体層１０５に対して等方性エッチングを
施すのである（図２（ｂ）参照）。
体的に説明する。図２には本発明の光電変換素子の製造
法が、原理的に図解してある。即ち、ここでは、上部電
極分離パタ−ンを光導電性膜分離パタ−ンの内側になる
ように設計する。この場合は、予め所要の大きさに上部
電極をパタ−ニングしておき、その時に使用したレジス
トを除いてから、この上に、上部電極１０７の周縁から
光導電性膜分離パタ−ン周縁までに余剰間隔Ｌを予め配
慮した大きさのマスキング１０８を行い（図２（ａ）参
照）、光導電性膜１０６の一部あるいは全部のエッチン
グを、例えば、高濃度不純物を添加されたＮ型あるいは
Ｐ型の上部半導体層１０５に対して等方性エッチングを
施すのである（図２（ｂ）参照）。
【００１５】ここで十分注意しなければならないことは
、上部電極分離パタ−ンの大きさを必要以上に小さくす
ると、有効画素面積が減り、感度の低下をもたらすこと
である。このため、本発明では上記余剰間隔Ｌは可及的
に小さく設定することが望ましいが、製造された結果の
光電変換素子がショ−トなどの画素検出欠陥を発生しな
いような条件を満たす大きさは保持しなくてはならない
。
、上部電極分離パタ−ンの大きさを必要以上に小さくす
ると、有効画素面積が減り、感度の低下をもたらすこと
である。このため、本発明では上記余剰間隔Ｌは可及的
に小さく設定することが望ましいが、製造された結果の
光電変換素子がショ−トなどの画素検出欠陥を発生しな
いような条件を満たす大きさは保持しなくてはならない
。
【００１６】そこで、本発明では光導電性膜に対するエ
ッチングのためのマスクの大きさに次のような設計的配
慮を成すのである。例えば、図２で示されたような等方
性エッチングを実施する場合、画素分離後の上部電極１
０７及び光導電性膜１０６の形が図３のようになること
を予測して、上記上部電極分離パタ−ン及び光導電性膜
分離パタ−ンの設計値を定める。
ッチングのためのマスクの大きさに次のような設計的配
慮を成すのである。例えば、図２で示されたような等方
性エッチングを実施する場合、画素分離後の上部電極１
０７及び光導電性膜１０６の形が図３のようになること
を予測して、上記上部電極分離パタ−ン及び光導電性膜
分離パタ−ンの設計値を定める。
【００１７】即ち、エッチングが完了した状態での上部
電極１０７の周縁と光導電性膜１０６の画素分離領域周
縁との水平方向の間隔ｌは、そのエッチングが等方性で
ある場合、上記光導電性膜１０６のエッチングの深さｄ
Ｅ に対してｌ＝Ｌ−ｄＥ ＞０（但し、ｄＥ あるい
はＬによって、上記上部電極１０７に対する上記光導電
性膜１０６の電気抵抗がショ−トを起こさないだけ確保
されるとして）の関係を保持するように設定され、これ
に基いて、マスキング１０８による余剰間隔Ｌを設計す
る。
電極１０７の周縁と光導電性膜１０６の画素分離領域周
縁との水平方向の間隔ｌは、そのエッチングが等方性で
ある場合、上記光導電性膜１０６のエッチングの深さｄ
Ｅ に対してｌ＝Ｌ−ｄＥ ＞０（但し、ｄＥ あるい
はＬによって、上記上部電極１０７に対する上記光導電
性膜１０６の電気抵抗がショ−トを起こさないだけ確保
されるとして）の関係を保持するように設定され、これ
に基いて、マスキング１０８による余剰間隔Ｌを設計す
る。
【００１８】もし、光導電性膜１０６のエッチングが異
方性である場合、上記光導電性膜１０６のエッチングの
深さｄＥ 部分については、そこにプラズマダメ−ジな
どの構造的欠陥が有るため、本来存在すべき電気抵抗Ｒ
ｄＥが無いと考えられるので、ｄＥ を除外し、上記間
隔ｌはｌ＝Ｌ（但し、Ｌによって、上記上部電極１０７
に対する上記光導電性膜１０６の電気抵抗ＲＬ がショ
−トを起こさないだけ確保されるとして）の関係を保持
するように設定され、これに基いて、マスキング１０８
による余剰間隔Ｌを設計する。
方性である場合、上記光導電性膜１０６のエッチングの
深さｄＥ 部分については、そこにプラズマダメ−ジな
どの構造的欠陥が有るため、本来存在すべき電気抵抗Ｒ
ｄＥが無いと考えられるので、ｄＥ を除外し、上記間
隔ｌはｌ＝Ｌ（但し、Ｌによって、上記上部電極１０７
に対する上記光導電性膜１０６の電気抵抗ＲＬ がショ
−トを起こさないだけ確保されるとして）の関係を保持
するように設定され、これに基いて、マスキング１０８
による余剰間隔Ｌを設計する。
【００１９】以上の理由で、感度の低下をできるだけ避
けながら、画素検出欠陥の無い、ラインセンサ、エリア
センサなどの集合的な光電変換素子を構成でき、信頼性
の高いものにすることができる。
けながら、画素検出欠陥の無い、ラインセンサ、エリア
センサなどの集合的な光電変換素子を構成でき、信頼性
の高いものにすることができる。
【００２０】次に本発明の光電変換素子の製造について
、幾つかの実施例を挙げて具体的に説明する。
、幾つかの実施例を挙げて具体的に説明する。
【００２１】
【実施例１】図５に示すように、先ず、石英基板５０１
上に、通常のＬＰ−ＣＶＤ法により、ＳｉＨ４ ガスを
流量５０ＳＣＣＭ、基板温度６２０℃、内圧０．３Ｔｏ
ｒｒの条件で１０分間堆積し、ポリシリコン層５０２を
形成する。このポリシリコン層を、通常のホトリソ工程
により所望の形状にエッチングする。
上に、通常のＬＰ−ＣＶＤ法により、ＳｉＨ４ ガスを
流量５０ＳＣＣＭ、基板温度６２０℃、内圧０．３Ｔｏ
ｒｒの条件で１０分間堆積し、ポリシリコン層５０２を
形成する。このポリシリコン層を、通常のホトリソ工程
により所望の形状にエッチングする。
【００２２】その後、９００℃のＯ２ 雰囲気中で、２
．５時間熱酸化を行い、上記ポリシリコン層５０２の表
面に酸化膜５０４を５００Åの厚さ、形成する。
．５時間熱酸化を行い、上記ポリシリコン層５０２の表
面に酸化膜５０４を５００Åの厚さ、形成する。
【００２３】続いて、通常のＬＰ−ＣＶＤ法により、Ｓ
ｉＨ４ ガスを流量５０ＳＣＣＭ、基板温度６２０℃、
内圧０．３Ｔｏｒｒの条件で３０分間堆積し、ポリシリ
コン層５０５を形成する。このポリシリコン層に通常の
イオン打ち込みにより、ド−ズ量８×１０１５ｃｍ−２
、６０ｋｅＶの条件でＢ− イオンを全面に打ち込み、
その後アニ−ルをＮ２ 雰囲気８００℃で行うことによ
って、Ｂ− イオンの拡散を行って、ポリシリコン層５
０５をＰ型とする。この後、通常のホトリソ工程により
ポリシリコン層５０５を所望の形状にエッチングし、Ｍ
ＯＳトランジスタのゲ−ト電極とする。
ｉＨ４ ガスを流量５０ＳＣＣＭ、基板温度６２０℃、
内圧０．３Ｔｏｒｒの条件で３０分間堆積し、ポリシリ
コン層５０５を形成する。このポリシリコン層に通常の
イオン打ち込みにより、ド−ズ量８×１０１５ｃｍ−２
、６０ｋｅＶの条件でＢ− イオンを全面に打ち込み、
その後アニ−ルをＮ２ 雰囲気８００℃で行うことによ
って、Ｂ− イオンの拡散を行って、ポリシリコン層５
０５をＰ型とする。この後、通常のホトリソ工程により
ポリシリコン層５０５を所望の形状にエッチングし、Ｍ
ＯＳトランジスタのゲ−ト電極とする。
【００２４】この後、通常のイオン打ち込みにより、ド
−ズ５×１０１５ｃｍ−２、１６０ｋｅＶの条件でＰ＋
イオンを全面に打ち込み、その後アニ−ルをＮ２ 雰
囲気８００℃で行うことにより、Ｐ＋ イオンの拡散を
行い、ＭＯＳトランジスタのソ−ス及びドレイン電極５
０３、５０３’を形成する。
−ズ５×１０１５ｃｍ−２、１６０ｋｅＶの条件でＰ＋
イオンを全面に打ち込み、その後アニ−ルをＮ２ 雰
囲気８００℃で行うことにより、Ｐ＋ イオンの拡散を
行い、ＭＯＳトランジスタのソ−ス及びドレイン電極５
０３、５０３’を形成する。
【００２５】続いて、通常のプラズマＣＶＤ法により、
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
及び酸化膜５０４を、通常のホトリソ工程により所望の
形状にエッチングし、ソ−ス電極及びドレイン電極の取
出し部を開孔する。
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
及び酸化膜５０４を、通常のホトリソ工程により所望の
形状にエッチングし、ソ−ス電極及びドレイン電極の取
出し部を開孔する。
【００２６】この上に、スパッタ法でＡｌを１００００
Å堆積し、通常のホトリソ工程により所望の形状にエッ
チングし、ＭＯＳトランジスタからの配線電極５０７と
する。
Å堆積し、通常のホトリソ工程により所望の形状にエッ
チングし、ＭＯＳトランジスタからの配線電極５０７と
する。
【００２７】続いて、通常のプラズマＣＶＤ法により、
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
５０８を８０００Å形成して、ＭＯＳトランジスタなど
の下地回路のパッシベ−ション膜とする。このＳｉＮ層
を、通常のホトリソ工程により所望の形状にエッチング
し、Ａｌ電極の表面を、一部露出する。
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
５０８を８０００Å形成して、ＭＯＳトランジスタなど
の下地回路のパッシベ−ション膜とする。このＳｉＮ層
を、通常のホトリソ工程により所望の形状にエッチング
し、Ａｌ電極の表面を、一部露出する。
【００２８】次に、通常のプラズマＣＶＤ法により、Ｓ
ｉ２ Ｈ６ガスを流量１．０ＳＣＣＭ、及びＨ２ ガス
を流量４８．０ＳＣＣＭ、基板温度３００℃、ＲＦパワ
−１．０Ｗ、内圧１．１５Ｔｏｒｒの条件で１４０分間
堆積し、非ド−プの非晶質シリコン（ｉ−ａ−Ｓｉ：Ｈ
）層５０９を８０００Å形成し、続けて、真空を破らず
にＳｉＨ４ ガスを０．１ＳＣＣＭ、１０％Ｈ２ 希釈
のＢ２ Ｈ６ ガスを０．２ＳＣＣＭ及びＨ２ ガス７
４．５ＳＣＣＭ、基板温度２００℃、ＲＦパワ−３３．
０Ｗ、内圧２．０Ｔｏｒｒの条件で２０分間堆積し、Ｐ
＋ 型の微結晶シリコン（Ｐ＋ −μｃ−Ｓｉ：Ｈ）層
５１０を１０００Å形成する。
ｉ２ Ｈ６ガスを流量１．０ＳＣＣＭ、及びＨ２ ガス
を流量４８．０ＳＣＣＭ、基板温度３００℃、ＲＦパワ
−１．０Ｗ、内圧１．１５Ｔｏｒｒの条件で１４０分間
堆積し、非ド−プの非晶質シリコン（ｉ−ａ−Ｓｉ：Ｈ
）層５０９を８０００Å形成し、続けて、真空を破らず
にＳｉＨ４ ガスを０．１ＳＣＣＭ、１０％Ｈ２ 希釈
のＢ２ Ｈ６ ガスを０．２ＳＣＣＭ及びＨ２ ガス７
４．５ＳＣＣＭ、基板温度２００℃、ＲＦパワ−３３．
０Ｗ、内圧２．０Ｔｏｒｒの条件で２０分間堆積し、Ｐ
＋ 型の微結晶シリコン（Ｐ＋ −μｃ−Ｓｉ：Ｈ）層
５１０を１０００Å形成する。
【００２９】その後、スパッタ法により厚さ７００Åの
ＩＴＯを堆積し、通常のホトリソ工程により所望の形状
にエッチングして、フォトダイオ−ドの上部電極５１１
を画素毎に分離形成する。
ＩＴＯを堆積し、通常のホトリソ工程により所望の形状
にエッチングして、フォトダイオ−ドの上部電極５１１
を画素毎に分離形成する。
【００３０】続いて、設計によってその形状が上記電極
５１１のパタ−ンの３μｍ外側に配置されるようにマス
キングし、上記Ｐ＋ −μｃ−Ｓｉ：Ｈ層５１０のエッ
チングを通常のホトリソ工程で湿式エッチング法で行う
。
５１１のパタ−ンの３μｍ外側に配置されるようにマス
キングし、上記Ｐ＋ −μｃ−Ｓｉ：Ｈ層５１０のエッ
チングを通常のホトリソ工程で湿式エッチング法で行う
。
【００３１】その後、通常のプラズマＣＶＤ法により、
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
５１２を８０００Å形成する。このＳｉＮ層５１２を、
通常のホトリソ工程により所望の形状にエッチングし、
上部配線電極の取出し部を開孔する。
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
５１２を８０００Å形成する。このＳｉＮ層５１２を、
通常のホトリソ工程により所望の形状にエッチングし、
上部配線電極の取出し部を開孔する。
【００３２】この上に、スパッタ法でＡｌを１００００
Å堆積し、通常のホトリソ工程により所望の形状にエッ
チングし、上部配線電極５１３を形成して、本発明の光
電変換素子の一つの具体例であるラインセンサを作成す
る。
Å堆積し、通常のホトリソ工程により所望の形状にエッ
チングし、上部配線電極５１３を形成して、本発明の光
電変換素子の一つの具体例であるラインセンサを作成す
る。
【００３３】上記のプロセスで形成された光電変換素子
を動作チェックした結果、画素欠陥を全く検出しなかっ
た。
を動作チェックした結果、画素欠陥を全く検出しなかっ
た。
【００３４】
【実施例２】次に、第二の実施例を図６を参照して、具
体的に説明する。
体的に説明する。
【００３５】先ず、石英基板６０１上に、通常のＬＰ−
ＣＶＤ法により、ＳｉＨ４ ガスを流量５０ＳＣＣＭ、
基板温度６２０℃、内圧０．３Ｔｏｒｒの条件で１０分
間堆積し、ポリシリコン層６０２を形成する。このポリ
シリコン層を、通常のホトリソ工程により所望の形状に
エッチングする。
ＣＶＤ法により、ＳｉＨ４ ガスを流量５０ＳＣＣＭ、
基板温度６２０℃、内圧０．３Ｔｏｒｒの条件で１０分
間堆積し、ポリシリコン層６０２を形成する。このポリ
シリコン層を、通常のホトリソ工程により所望の形状に
エッチングする。
【００３６】その後、９００℃のＯ２ 雰囲気中で、２
．５時間熱酸化を行い、上記ポリシリコン層６０２の表
面に酸化膜６０４を５００Åの厚さ、形成する。
．５時間熱酸化を行い、上記ポリシリコン層６０２の表
面に酸化膜６０４を５００Åの厚さ、形成する。
【００３７】続いて、通常のＬＰ−ＣＶＤ法により、Ｓ
ｉＨ４ ガスを流量５０ＳＣＣＭ、基板温度６２０℃、
内圧０．３Ｔｏｒｒの条件で３０分間堆積し、ポリシリ
コン層６０５を形成する。このポリシリコン層に通常の
イオン打ち込みにより、ド−ズ量８×１０１５ｃｍ−２
、６０ｋｅＶの条件でＢ− イオンを全面に打ち込み、
その後アニ−ルをＮ２ 雰囲気８００℃で行うことによ
って、Ｂ− イオンの拡散を行って、ポリシリコン層６
０５をＰ型とする。この後、通常のホトリソ工程により
ポリシリコン層６０５を所望の形状にエッチングし、Ｍ
ＯＳトランジスタのゲ−ト電極とする。
ｉＨ４ ガスを流量５０ＳＣＣＭ、基板温度６２０℃、
内圧０．３Ｔｏｒｒの条件で３０分間堆積し、ポリシリ
コン層６０５を形成する。このポリシリコン層に通常の
イオン打ち込みにより、ド−ズ量８×１０１５ｃｍ−２
、６０ｋｅＶの条件でＢ− イオンを全面に打ち込み、
その後アニ−ルをＮ２ 雰囲気８００℃で行うことによ
って、Ｂ− イオンの拡散を行って、ポリシリコン層６
０５をＰ型とする。この後、通常のホトリソ工程により
ポリシリコン層６０５を所望の形状にエッチングし、Ｍ
ＯＳトランジスタのゲ−ト電極とする。
【００３８】この後、通常のイオン打ち込みにより、ド
−ズ５×１０１５ｃｍ−２、１６０ｋｅＶの条件でＰ＋
イオンを全面に打ち込み、その後アニ−ルをＮ２ 雰
囲気８００℃で行うことにより、Ｐ＋ イオンの拡散を
行い、ＭＯＳトランジスタのソ−ス及びドレイン電極６
０３、６０３’を形成する。
−ズ５×１０１５ｃｍ−２、１６０ｋｅＶの条件でＰ＋
イオンを全面に打ち込み、その後アニ−ルをＮ２ 雰
囲気８００℃で行うことにより、Ｐ＋ イオンの拡散を
行い、ＭＯＳトランジスタのソ−ス及びドレイン電極６
０３、６０３’を形成する。
【００３９】続いて、通常のプラズマＣＶＤ法により、
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
及び酸化膜６０４を、通常のホトリソ工程により所望の
形状にエッチングし、ソ−ス電極及びドレイン電極の取
出し部を開孔する。
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
及び酸化膜６０４を、通常のホトリソ工程により所望の
形状にエッチングし、ソ−ス電極及びドレイン電極の取
出し部を開孔する。
【００４０】この上に、スパッタ法でＡｌを１００００
Å堆積し、通常のホトリソ工程により所望の形状にエッ
チングし、ＭＯＳトランジスタからの配線電極６０７と
する。
Å堆積し、通常のホトリソ工程により所望の形状にエッ
チングし、ＭＯＳトランジスタからの配線電極６０７と
する。
【００４１】続いて、通常のプラズマＣＶＤ法により、
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
を８０００Å形成して、ＭＯＳトランジスタなどの下地
回路のパッシベ−ション膜６０８とする。このＳｉＮ層
を、通常のホトリソ工程により所望の形状にエッチング
し、Ａｌ電極の表面を、一部露出する。
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
を８０００Å形成して、ＭＯＳトランジスタなどの下地
回路のパッシベ−ション膜６０８とする。このＳｉＮ層
を、通常のホトリソ工程により所望の形状にエッチング
し、Ａｌ電極の表面を、一部露出する。
【００４２】次に、通常のプラズマＣＶＤ法により、Ｓ
ｉ２ Ｈ６ガスを流量１．０ＳＣＣＭ、及びＨ２ ガス
を流量４８．０ＳＣＣＭ、基板温度３００℃、ＲＦパワ
−１．５Ｗ、内圧１．２Ｔｏｒｒの条件で１０分間堆積
し、ｎ＋ 型の非晶質シリコン（ｎ＋ −ａ−Ｓｉ：Ｈ
）層６０９を１０００Å形成し、続けて、真空を破らず
にＳｉ２ Ｈ６ ガスを１．０ＳＣＣＭおよびＨ２ ガ
ス４８．０ＳＣＣＭ、基板温度３００℃、ＲＦパワ−１
．０Ｗ、内圧１．１５Ｔｏｒｒの条件で１４０分間堆積
し、非ド−プの非晶質シリコン（ｉ−μｃ−Ｓｉ：Ｈ）
層６１０を８０００Å形成し、更に続けて、真空を破ら
ずにＳｉＨ４ ガスを０．１ＳＣＣＭ、１０％Ｈ２ 希
釈のＢ２ Ｈ６ ガスを０．２ＳＣＣＭ及びＨ２ ガス
７４．５ＳＣＣＭ、基板温度２００℃、ＲＦパワ−３３
．０Ｗ、内圧２．０Ｔｏｒｒの条件で２０分間堆積し、
Ｐ＋ 型の微結晶シリコン（Ｐ＋ −μｃ−Ｓｉ：Ｈ）
層６１１を１０００Å形成する。
ｉ２ Ｈ６ガスを流量１．０ＳＣＣＭ、及びＨ２ ガス
を流量４８．０ＳＣＣＭ、基板温度３００℃、ＲＦパワ
−１．５Ｗ、内圧１．２Ｔｏｒｒの条件で１０分間堆積
し、ｎ＋ 型の非晶質シリコン（ｎ＋ −ａ−Ｓｉ：Ｈ
）層６０９を１０００Å形成し、続けて、真空を破らず
にＳｉ２ Ｈ６ ガスを１．０ＳＣＣＭおよびＨ２ ガ
ス４８．０ＳＣＣＭ、基板温度３００℃、ＲＦパワ−１
．０Ｗ、内圧１．１５Ｔｏｒｒの条件で１４０分間堆積
し、非ド−プの非晶質シリコン（ｉ−μｃ−Ｓｉ：Ｈ）
層６１０を８０００Å形成し、更に続けて、真空を破ら
ずにＳｉＨ４ ガスを０．１ＳＣＣＭ、１０％Ｈ２ 希
釈のＢ２ Ｈ６ ガスを０．２ＳＣＣＭ及びＨ２ ガス
７４．５ＳＣＣＭ、基板温度２００℃、ＲＦパワ−３３
．０Ｗ、内圧２．０Ｔｏｒｒの条件で２０分間堆積し、
Ｐ＋ 型の微結晶シリコン（Ｐ＋ −μｃ−Ｓｉ：Ｈ）
層６１１を１０００Å形成する。
【００４３】その後、スパッタ法により厚さ７００Åの
ＩＴＯを堆積し、通常のホトリソ工程により所望の形状
にエッチングして、フォトダイオ−ドの上部電極６１２
を画素毎に分離形成する。
ＩＴＯを堆積し、通常のホトリソ工程により所望の形状
にエッチングして、フォトダイオ−ドの上部電極６１２
を画素毎に分離形成する。
【００４４】続いて、設計によってその形状が上記電極
５１１のパタ−ンの３μｍ外側に配置されるようにマス
キングし、上記Ｐ＋ −μｃ−Ｓｉ：Ｈ層６１１、ｉ−
μｃ−Ｓｉ：Ｈ層６１０、ｎ＋ −μｃ−Ｓｉ：Ｈ層６
０９のエッチングを通常のホトリソ工程でＲＩＥで行う
。
５１１のパタ−ンの３μｍ外側に配置されるようにマス
キングし、上記Ｐ＋ −μｃ−Ｓｉ：Ｈ層６１１、ｉ−
μｃ−Ｓｉ：Ｈ層６１０、ｎ＋ −μｃ−Ｓｉ：Ｈ層６
０９のエッチングを通常のホトリソ工程でＲＩＥで行う
。
【００４５】その後、通常のプラズマＣＶＤ法により、
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
６１３を８０００Å形成する。このＳｉＮ層６１３を、
通常のホトリソ工程により所望の形状にエッチングし、
上部配線電極の取出し部を開孔する。
ＳｉＨ４ ガスを流量０．５ＳＣＣＭ、ＮＨ３ ガスを
流量１４．４ＳＣＣＭ、及びＨ２ ガスを流量４．５Ｓ
ＣＣＭ、基板温度２００℃、ＲＦパワ−３．５Ｗ、内圧
０．１５Ｔｏｒｒの条件で１６０分間堆積し、ＳｉＮ層
６１３を８０００Å形成する。このＳｉＮ層６１３を、
通常のホトリソ工程により所望の形状にエッチングし、
上部配線電極の取出し部を開孔する。
【００４６】この上に、スパッタ法でＡｌを１００００
Å堆積し、通常のホトリソ工程により所望の形状にエッ
チングし、上部配線電極６１４を形成して、本発明の光
電変換素子の一つの具体例であるラインセンサを作成す
る。
Å堆積し、通常のホトリソ工程により所望の形状にエッ
チングし、上部配線電極６１４を形成して、本発明の光
電変換素子の一つの具体例であるラインセンサを作成す
る。
【００４７】上記のプロセスで形成された光電変換素子
を動作チェックした結果、画素欠陥を全く検出しなかっ
た。
を動作チェックした結果、画素欠陥を全く検出しなかっ
た。
【００４８】なお、本発明では、上記実施例でも明らか
にしているように、光導電性膜が、基板側より順に、一
方の半導体型（Ｎ型あるいはＰ型）を示す高濃度不純物
を添加した下部半導体層、不純物が添加されないかある
いは微量にしか含まれない半導体層、他方の半導体型（
Ｐ型あるいはＮ型）を示す高濃度不純物を添加した上部
半導体層で構成され、上記光導電性膜全体が、あるいは
上記上部半導体層のみが画素外領域でエッチングにより
除去されるようにしてもよい。
にしているように、光導電性膜が、基板側より順に、一
方の半導体型（Ｎ型あるいはＰ型）を示す高濃度不純物
を添加した下部半導体層、不純物が添加されないかある
いは微量にしか含まれない半導体層、他方の半導体型（
Ｐ型あるいはＮ型）を示す高濃度不純物を添加した上部
半導体層で構成され、上記光導電性膜全体が、あるいは
上記上部半導体層のみが画素外領域でエッチングにより
除去されるようにしてもよい。
【００４９】また、光導電性膜が、基板側より順に、不
純物が添加されないかあるいは微量にしか含まれない半
導体層、一方の半導体型（Ｐ型あるいはＮ型）を示す高
濃度不純物を添加した半導体層で構成され、上記光導電
性膜全体が、あるいは上記半導体層のみが画素外領域で
エッチングにより除去されるようにしてもよい。
純物が添加されないかあるいは微量にしか含まれない半
導体層、一方の半導体型（Ｐ型あるいはＮ型）を示す高
濃度不純物を添加した半導体層で構成され、上記光導電
性膜全体が、あるいは上記半導体層のみが画素外領域で
エッチングにより除去されるようにしてもよい。
【００５０】なお、本発明で用いる上述の「微結晶」と
は数１０Åから数１００Åの粒径を示す微小な結晶粒が
非結晶中に混在した構造のことである。なお、結晶粒の
粒径は、Ｘ線回折法およびラマン分光法などにより求め
ることができる。
は数１０Åから数１００Åの粒径を示す微小な結晶粒が
非結晶中に混在した構造のことである。なお、結晶粒の
粒径は、Ｘ線回折法およびラマン分光法などにより求め
ることができる。
【００５１】
【発明の効果】本発明は以上詳述したようになり、上部
電極のパタ−ニングの後、所定のマスキングを改めて行
い、これによって、できるだけ有効画素面積の減少を回
避した状態で、画素欠陥の無い信頼性の高い光電変換素
子を提供することができる。
電極のパタ−ニングの後、所定のマスキングを改めて行
い、これによって、できるだけ有効画素面積の減少を回
避した状態で、画素欠陥の無い信頼性の高い光電変換素
子を提供することができる。
【図１】（ａ）〜（ｃ）は従来の方法による光電変換素
子の製造工程を図解する説明図である。
子の製造工程を図解する説明図である。
【図２】（ａ）〜（ｃ）は本発明の一実施例を説明する
ための説明図である。
ための説明図である。
【図３】本発明の光電変換素子の要部を示す縦断側面図
である。
である。
【図４】本発明の光電変換素子の要部を示す縦断側面図
である。
である。
【図５】本発明の第１の具体例を縦断側面図である。
【図６】本発明の第２の具体例を縦断側面図である。
１０１ 基板
１０２ 下部電極
１０３ 半導体層
１０４ 半導体層
１０５ 半導体層
１０６ 光導電性膜
１０７ 上部電極
Claims (1)
- 【特許請求の範囲】 【請求項１】 基板上に下部電極、光導電性膜、上部
電極の順序で堆積し、その後、エッチングにより上部電
極及び光導電性膜の領域を各画素毎に形成する光電変換
素子の製造法において、上記上部電極を所定パタ−ンで
形成し、上記エッチングに際して上記上部電極の周辺に
所定寸法の余剰間隔を持つような大きさにマスキングし
、エッチングによって光導電性膜の領域を形成したとき
、上記上部電極周縁に対する上記光導電性膜の電気抵抗
を所定値に維持できる物理的間隔を上記光導電性膜露出
表面に残すようにしたことを特徴とする光電変換素子の
製造法。 【請求項２】 上記上部電極周縁と上記光導電膜の周
縁との余剰間隔Ｌが上記光導電性膜のエッチングの厚さ
ｄＥ より大きくなるような寸法に上記マスキングを行
うとともに、上記エッチングは等方性エッチングで行う
ことを特徴とする請求項１に記載の光電変換素子の製造
法【請求項３】 上記上部電極周縁と上記光導電性膜
の周縁との余剰間隔Ｌが、上記上部電極周縁に対する上
記光導電性膜の電気的抵抗を所定値に維持できる物理的
間隔になるような寸法に上記マスキングを行うとともに
、上記エッチングは異方性エッチングで行うことを特徴
とする請求項１に記載の光電変換素子の製造法【請求項
４】 基板上に下部電極、光導電性膜、上部電極をそ
の順序で構成するとともに、上部電極及び光導電性膜の
領域を各画素毎に分離形成している光電変換素子におい
て、上記上部電極はその周辺に、上記上部電極に対する
上記光導電性膜の所要の電気抵抗を確保する寸法の余剰
間隔を残して、各画素領域に対応する上記光導電性膜の
上面内側に位置されていることを特徴とする光電変換素
子 【請求項５】上記光導電性膜が、基板側より順に、一方
の半導体型（Ｎ型あるいはＰ型）を示す高濃度不純物を
添加した下部半導体層、不純物が添加されないかあるい
は微量にしか含まれない半導体層、他方の半導体型（Ｐ
型あるいはＮ型）を示す高濃度不純物を添加した上部半
導体層で構成され、上記上部半導体層のみが画素外領域
でエッチングにより除去されていることを特徴とする請
求項４に記載の光電変換素子 【請求項６】 上記光導電性膜が、基板側より順に、
一方の半導体型（Ｎ型あるいはＰ型）を示す高濃度不純
物を添加した下部半導体層、不純物が添加されないかあ
るいは微量にしか含まれない半導体層、他方の半導体型
（Ｐ型あるいはＮ型）を示す高濃度不純物を添加した上
部半導体層で構成され、上記光導電性膜全体が画素外領
域でエッチングにより除去されていることを特徴とする
請求項４に記載の光電変換素子 【請求項７】 上記光導電性膜が、基板側より順に、
不純物が添加されないかあるいは微量にしか含まれない
半導体層、一方の半導体型（Ｐ型あるいはＮ型）を示す
高濃度不純物を添加した上部半導体層で構成され、上記
上部半導体層のみが画素外領域でエッチングにより除去
されていることを特徴とする請求項４に記載の光電変換
素子 【請求項８】 上記光導電性膜が、基板側より順に、
不純物が添加されないかあるいは微量にしか含まれない
半導体層、一方の半導体型（Ｐ型あるいはＮ型）を示す
高濃度不純物を添加した上部半導体層で構成され、上記
光導電性膜全体が画素外領域でエッチングにより除去さ
れていることを特徴とする請求項４に記載の光電変換素
子【請求項９】 上記光導電性膜が、水素化非晶質シ
リコンよりなることを特徴とする請求項４に記載の光電
変換素子
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411314A JPH04217364A (ja) | 1990-12-18 | 1990-12-18 | 光電変換素子及びその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411314A JPH04217364A (ja) | 1990-12-18 | 1990-12-18 | 光電変換素子及びその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04217364A true JPH04217364A (ja) | 1992-08-07 |
Family
ID=18520332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2411314A Pending JPH04217364A (ja) | 1990-12-18 | 1990-12-18 | 光電変換素子及びその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04217364A (ja) |
-
1990
- 1990-12-18 JP JP2411314A patent/JPH04217364A/ja active Pending
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