JPH04196621A - パルス幅変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明はパルス幅変調回路に関するものであり、特に、
所定周期の時間間隔のほぼ中央に位置するようなパルス
幅変調信号を発生するパルス幅変調回路に関する。

（従来の技術〕 パルス幅変調回路はパルス幅変調（ＰＷＭ）制御を行う
種々の回路、装置に用いられている。

その１例として、第８図にカラー液晶パネル。

フラット（平面）ＣＲＴパネルなどの３原色Ｒ１Ｇ、Ｂ
−ｔ−ＰＷＭ制御を用いてカラー制御を行うドライブＩ
Ｃに用いられているパルス幅変調回路を示す。

第１０図のパルス幅変調回路は、バイナリカウンタ２０
と、２個のＮＡＮＤゲートを組み合わせて構成したセッ
ト・リセット（Ｓ−Ｒ）形フリツプフロツプ（ＦＦ）２
１およびインバータ２２が図示の如く接続されている。

第１１図の信号波形図を参照して第１０図のパルス幅変
調回路の動作を述べる。

リセット信号（またはトリガ信号）としての「ロー（低
）」レベルのロード信号ＬＯＡＤがＦＦ２１のリセット
信号Ｒに印加されその立ち上がりでＦＦ２１をリセット
させ、その反転出力ＮＱがインバータ２２で反転されて
「ロー」レベルのパルス変調出力５ＯＵＴとして出力さ
れる。バイナリカウンタ２０もロード信号ＬＯＡＤによ
ってトリガされクロしりＣＬＫの計数を開始する。バイ
ナリカウンタ２０にはその設定端子ＤＳＥＴに変調パル
ス幅を示すバイナリのパルス幅制御データＤＡＴＡが設
定されており、クロックＣＬＫの計数値がパルス幅制御
データＤＡＴＡの値に到達するとバイナリカウンタ２０
からキャリイＣＡＲＲＹがＦＦ２１のセット端子Ｓに出
力されてＦＦ２１をセットする。それによりＦＦ２１の
反転出力ＮＱは「ロー」レベルになり、インバータ２２
で反転されて「ハイ（高）」レベルのパルス１１Ｍ出力
５ＯＵＴが出力される。次の周期で「ロー」レベルのロ
ード信号ＬＯＡＤが印加されるとその立ち上がりでＦＦ
２１は再びリセットされ、上述した動作が行われる。こ
のように、パルス幅制御データＤＡＴＡの値を変化させ
ることにより、ロード信号ＬＯＡＤの立ち上がりからパ
ルス変調出力５ＯＵＴが出力されるまでの時間ｔｄを調
整してロード信号ＬＯＡＤの発生周期間隔Ｔにおいてパ
ルス変調出力５ＯＵＴのパネル幅ＰＷを変化させること
ができる。

バイナリカウンタ２０は第１２図に図示の回路を用いて
いる。第１２図に示す８ビツトのバイナリカウンタの初
段の回路は、ＡＮＤゲート３１１と排他的論理和（ＥＸ
ＯＲ）ゲート３１２からなるワンインクリメント・アダ
ー３１０．データセレクタ３１３およびランチ回路とし
てのＤ形フリップフロップ３１４から構成されている。

第２段以降の回路構成も同様である。ＩＮＩ〜ＩＮＳは
パルス幅制御データＤＡＴＡに対応している。

第１３図に第１２図のバイナリカウンタの動作タイミン
グ図を示す。

第１２図のバイナリカウンタは、ロード信号ＬＯＡＤ！
＋＜ｒロー」レベルのとき入力データＩＮＩ〜ＩＮＳ　
（前述のパルス幅制御データＤＡＴＡに対応している）
を読み込み、０−ド信号ＬＯＡＤが「ハイ」レベルにな
ったときクロックＣＬＫの計数を行う。

また、バイナリカウンタ２０として第１２図の回路構成
のものに代えて、第１４図のバイナリカウンタを用いる
こともできる。

第１４図のバイナリカウンタは、第１０図のワンインク
リメント・アダー（たとえば、初段のワンインクリメン
ト・アダー３１０）のＡＮＤゲート（ＡＮＤゲー）３１
１）の回路構成を図示のごとく変え、キャリイＣＡＲＲ
Ｙ出力用のＡ　Ｎ　Ｄゲ−）３１５を設けたものであり
、その動作の基本は第１２図のバイナリカウンタと同様
である。

〔発明が解決しようとする課題〕

第１０図に図解したパルス幅変調回路によるパルス！［
出力５ＯｔＪＴのパルス幅ＰＷは、パルス終端（立ち下
がり）のタイミングが次の「ロー」レベルのロード信号
ＬＯＡＤの立ち下がり時点で固定され、変調パルスの立
ち下がり時点をパルス幅制御データＩ）ＡＴＡの値に応
じて変化させてパルス幅を調整している。たとえば、パ
ルス幅を短くする場合はパルス幅制御データＤＡＴＡの
値を大きくして１図示破線で示したようにパルス変調出
力５ＯＵＴの立ち上がり時間ｔｄを遅延させている。つ
まり、第１０図のパルス幅変調回路からは常にロード信
号ＬＯＡＤの立ち下がり時点に偏ってパルス幅変調され
るパルス変調出力５ＯＵＴが出力される。

このように偏ったパルス幅変調信号を、たとえば、フラ
ットパネルのＩＣドライバに用いてフランドパネルを駆
動制御すると、パネル面の歪みがそのまま画面または画
像に歪みとして現れる場合がある。また、その他の制御
装置において、　　ＰＷＭ制御に用いた場合も充分円滑
な制御が行われにくいなどの問題が発生している。

また、第１２図に図示したバイナリカウンタを用いた場
合、ワンインクリメント・アダ一部分が動作可能な最高
周波数はＬＳＢ　（最下位ビット）からＭＳＢ（最上位
ビット）までのりプル桁上げ時間で決定されるから、ビ
ット数が多くなるにつれて使用最高周波数が低くなり、
動作速度が低下するという問題がある。

第１４図に図示のバイナリカウンタも第１２図のバイナ
リカウンタと同様の問題に遭遇している。さらに、第１
４図のバイナリカウンタは、　ＡＮＤゲートの入出力信
号配線が複雑かつ不規則であリ、ＩＣ化した場合全体の
面積も大きくなる。

第１２図および第１４図のバイナリカウンタは、第１０
図のパルス幅変調回路に用いる場合に限らず、単独で用
いられる場合、または他の回路に用いられる場合も上記
同様の問題に遭遇しているしたがって６本発明は、偏ら
ないパルス幅変調信号を発生しうるパルス幅変調回路を
提供すること目的とする。

さらに１本発明は１かかるパルス幅変調回路に使用する
に適することは勿論、他の回路などにも高速性２回路構
成の簡単さの点から好適に使用可能なバイナリカウンタ
を提供することを目的とする。

〔課題を解決するための手段〕

上記問題を解決するため２本発明のパルス幅変調回路は
、パルス変調幅を指定するデータに基づいて、該パルス
変調幅が所定周期の時間間隔のほぼ中央に位置するよう
なセ・シト、リセット信号を発生する回路、および、該
信号発生手段からのセット、リセット信号に基づいて前
記パルス変調幅指定データに応じた時間幅を有し、所定
周期のほぼ中央に位置するパルス信号を発生する回路で
構成される。

Ｃ作用〕 信号発生回路がパルス幅変調指定データに基づいて所定
の周期間隔のほぼ中央にパルス変調信号が位置するよう
なセット、リセット信号を発生する。パルス信号発生回
路はその七ノド、リセット信号に基づいてセット　リセ
ットされ指定されたパルス幅を有し、所定周期のほぼ中
央に位置するパルス幅変調信号を発生する。

〔実施例〕

第１図に本発明のパルス幅変調回路の第１実施例回路を
示す。

同図において９本実施例のパルス幅変調回路は、１ビツ
ト・ライトシフトレジスタ１．減算回路２、レフトエツ
ジ（左縁）カウンタ３．ライトエツジ（右縁）カウンタ
４．Ｒ−３形フリツプフロツプ（ＦＦ）５．　インバー
タ６が図示のごとく接続されている。レフトエツジカウ
ンタ３およびライトエツジカウンタ４はバイナリカウン
タである１ビツト・ライトシフトレジスタ１および減算
回路２には８ビツトのパルス幅制御データＤＡＴＡが入
力されている。８ビツトのパルス幅制御データＤＡＴＡ
は変調パルス幅を指定する。

第１図のパルス幅変調回路を第２図に示した信号波形図
を参照して述べる。

１ビツト・ライトシフトレジスタ１はパルス幅制御デー
タＤＡＴＡを１ビツト右にシフトして。

データＤＡＴＡを半分にし、この半分のデータＤＡＴＡ
１を減算回路２に出力する。レフトエツジカウンタ３お
よびライトエツジカウンタ４にはロード信号ＬＯＡＤが
これらのバイナリカウンタ３．４のトリガ信号として印
加されている。レフトエツジカウンタ３は１ビツト・ラ
イトシフトレジスタｌからのデータＤＡＴＡ１に基づい
てパルス幅変調信号の左縁を検出する。また、ライトエ
ツジカウンタ４は減算回路２からの減算データＤＡＴＡ
２に基づいてパルス幅変調信号の右縁を検出する。

すなわち、これらの回路は、　（ａ）ロード信号ＬＯＡ
Ｄが発生する周期間隔Ｔの半分の時間からパルス幅制御
データＤＡＴＡで指定されたパルス幅の半分の時間を減
じてパルス幅変調信号の開始タイミングをセット信号と
してレフトエツジカウンタ３から出力し、　（ｂ）ロー
ド信号ＬＯＡＤが発生する周期間隔Ｔの半分の時間を上
記半分のパルス幅に加算してパルス幅変調の終端タイミ
ングとしてライトエツジカウンタ４からリセット信号を
出力する。

キャリイパルス信号Ｓ３はＲ−３形ＦＦ５のセット端子
Ｓに印加されてＲ−３形ＦＦ５をセットする。また、キ
ャリイパルス信号Ｓ４はＲ−３形ＦＦ５のリセット端子
Ｒに印加されてＲ−３形ＦＦ５５をリセットさせる。そ
の結果、Ｒ−３形ＦＦ５の反転出力ＮＱをさらに反転さ
せたインバータ６からのパルス変調出力５ＯＵＴは第２
図に示すように、ロード信号ＬＯＡＤの周期間隔Ｔの中
心位置Ｔｃを基′準として、その前後に等しい時間ｔ１
のパルス幅ＰＷをもつパルス幅変調信号となる。換言す
れば、パルス変調出力５ＯＵＴは周期間隔Ｔの中央に位
置したパルス幅ＰＷを持つ信号である。

二のように、ｌビット・ライトシフトレジスタ１、減算
回路２．レフトエツジカウンタ３．ライトエツジカウン
タ４を用いて５周期間隔Ｔの間の中心位置Ｔ、を基準と
してその前後に、ロード信号ＬＯＡＤの周期間隔Ｔとパ
ルス幅制御データＤＡＴＡに基づくパルス幅ＰＷの半分
の値で規定されるパルス幅に相当するパルス立ち上がり
と立ち下がりタイミングを算出して、Ｒ−３形ＦＦ５の
セット用キャリイパルス信号Ｓとリセット用キャリイパ
ルス信号Ｓ４を発生させている。Ｒ−３形ＦＦ５はこれ
らのパルス信号によりセットまたはリセットされ、イン
バータ６を介して、上記パルス変調出力５ＯＵＴを出力
する。

パルス変調信号はタイミング的に常にロード信号ＬＯＡ
Ｄの発生周期間隔Ｔの中央に位置する。

たとえば、パルス幅制御データＤＡＴＡを代えて上記よ
り短いパルス幅の信号を発生させる場合は、第２図に破
線で示したように９周期間隔Ｔの中央Ｔ、を基準として
その両側に時間ｔ２の２倍のパルス幅のパルス変調信号
を得ることができる。

なお、１ビツト・ライトシフトレジスタ１でパルス幅制
御データＤＡＴＡを半分にするから、パルス幅制御デー
タＤＡＴＡが奇数の場合１分解能の関係でパルス変調出
力５ＯＵＴは完全に周期間隔Ｔの中央に位置しない場合
もあるが１はぼ中央に位置すると考えてよい。

このような常に周期間隔の中央に位置するパルス変調回
路を用いるとパルス位置制御がしやすく、たとえば、第
３図のように第１図の回路に加算回路８，９を追加し１
データＤＡＴＡＩおよびデータＤＡＴＡ’２にパルス位
置補正データＣＤＡＴＡを加算することにより第３図の
破線のように周期間隔Ｔの中央Ｔｃからパルス位置補正
データＣＤＡＴＡに基づく時間Ｔａだけパルス変調信号
の中央が移動する。そして１時間（Ｔ（＋Ｔａ）を中央
として、その前後に等しい時間ｔ１のパルス幅をもつパ
ルス変調信号を得ることができる。このように、パルス
位置補正データを加えることにより所定の周期間隔内で
任意の位置にパルス信号を発生する。このようなパルス
変調信号を用いるとフランドパネルの歪みに従ってパル
ス位置補正データを加えることによりフラットパネルの
歪みが改善される。また、その他のＰＷＭ制御などに使
用するとより円滑なＰＷＭ制御が可能になる。

第５図に第１図および第３図のレフトエツジカウンタ３
およびライトエツジカウンタ４として使用する８ビツト
・バイナリカウンタの回路図、第６図に第５図のバイナ
リカウンタの各段の回路図を示す。

第６図において、各段、たとえば、第１段の回路は、ダ
イナミックＮＡＮＤ回路７ａ、変形Ｓ−Ｒ形ＦＦ７ｂ、
セレクタ７６、および、Ｄ形ＦＦ７７が図示の如く接続
されている。

ダイナミックＮＡＮＤ回路７ａは第１のクロックＣＫＩ
で駆動され、電源電圧ｖ　ＣＣＩ　たとえば。

＋５ＶをプルアップするＰチャネルＭＯＳトランジスタ
７１．Ｄ形ＦＦ７７の出力を反転するインバータ７３か
らの信号により駆動されノードＮ１の信号をノードＮ２
に転送するＮチャネルＭＯＳトランジスタ７２．および
、インバータ７３が図示の如く接続されている。これに
より、ノードＮ２には、ノードＮｌの信号Ｃ４とＤ形Ｆ
Ｆ７７のＱ出力Ｑ１とのＮＡＮＤ信号Ｃ２゜１が出力さ
れる。ＮＡＮＤゲート７４とＮＡＮＤゲート７５とで構
成される変形Ｓ−Ｒ形ＦＦ７　ｂは、ノードＮ１からの
信号でセットされ、ノードＮ２からの信号でリセットさ
れるラッチ回路として動作する。セレクタ７６はロード
信号ＬＯＡＤが「ロー」レベルのときは反転入力データ
ＮＤ、を、ロード信号ＬＯＡＤが「ハイ」レベルのとき
はＮＡＮＤゲート７５からのラッチ出力を選択的に出力
する。Ｄ形ＦＦ７７は第１のクロ・７りＣＫＩに応答し
てセレクタ７６の出力をランチし、第２のクロックＣＫ
１に応答してラッチ出力Ｑ、を出力する。第１のクロッ
クＣＫＩと第２のクロックＣＫＩとは逆相関係にある。

第２段以降の回路も上記同様の回路構成および動作とな
る。ただし、初段の回路には、ノードＮ１に初期値を設
定するため、第１のクロックＣＫ１で駆動され低電位（
０■）をノードＮ１に出力するＮチャネルＭＯＳトラン
ジスタ７０が設けられている。各段のセレクタにはパル
ス幅制御データＤＡＴＡに相当する反転入力データＮＤ
Ｉ〜ＮＤ８が印加されている。最終段のノードＮ２から
はキャリイＣＡＲＲ’Ｙが出力される。

第７図にパルス幅制御データＤＡＴＡ＝４　（２進数＝
ＯＯＯＯＯ１００）の場合の第５図に示したバイナリカ
ウンタ回路７の動作タイミング図を示す。同図において
、ＮＱＩ〜ＮＱ６はＤ形ＦＦ（７７）のＱ出力をインパ
ーク（７３）で反転した出力を示す。ＮＱ２はＮＱＩの
２倍のパルス幅を有している。以下５同様である。そし
て、カウント値が４になったとき最終段からキャリイＣ
ＡＲＲＹが出力される。

すなわち、第１のクロックＣＫＩが「ハイ」レベルにな
るとパルス幅制御データＤＡＴＡを取り込み、第１のク
ロックＣＫＩが「ロー」レベルになるとパルス幅制御デ
ータＤＡＴＡを保持し、第２のクロックＣＫＩが「ハイ
」レベルになるとＤ形ＦＦ７７からデータＱを出力する
各り形ＦＦの出力Ｑ、がパルス幅制御データＤＡＴＡに
従って「ロー」レベルとなり、縦続接続のＮチャネルＭ
Ｏ３）ランジスタを全てオンにさせる。一方１第１のク
ロックＣＫＩが「ロー」レベルのときはＮチャネルＭＯ
３Ｉ−ランジスタフ０がオフであり。

各ノードの出力Ｃ５゜１はＰ−ＭＯＳ　）ランジスタフ
１によって「ハイ」レベルにプリチャージされている。

第１のクロックＣＫＩが「ハイ」レベルになり、Ｎ−Ｍ
ＯＳ）ランジスタフ２がオフになり、またＮチャネルＭ
Ｏ３）ランジスタフ０がオンし、縦続接続の全てのＮチ
ャネルＭＯＳトランジスタがオンになると、キャリイＣ
ＡＲＲＹが「ロー」レベルになる。

第５図のバイナリカウンタ回路７と第１２図のバイナリ
カウンタとを比較すると、第１２回のスタテツクＡＮＤ
回路に代えてダイナミックＮＡＮＤ回路７ａを用いてい
る。したがって、第５図のバイナリカウンタ回路７では
、ＡＮＤゲートの多数接続によるクリティカルパスが除
去され、１つのダイナミックＮＡＮＤ回路だけで最高動
作周波数が決定される。ダイナミックＮＡＮＤ回路７ａ
のＰ−ＭＯＳ）ランジスタフ１などのＰチャ名ルトラン
ジスタはプリチャージ用だけであり、Ｎ−ＭＯＳトラン
ジスタ７２などのＮチャネルトランジスタはＰチャネル
トランジスタに比してオン抵抗が小さく立ち上がり時間
も早いから、第５図のバイナリカウンタ回路７の動作速
度が向上する。

またＰチャネルＭＯ３）ランジスタフ１のチャネル幅Ｗ
は小さく、Ｎ−ＭＯＳ　）ランジスタフ２の幅Ｗを大き
くすることができる。さらに、第５図のバイナリカウン
タ回路７では、第１２図のＥＸＯＲゲート３１２などの
ＥＸＯＲゲートを用いておらず、ＮＡＮＤ回路２個使用
しているから、Ｐチャネルトランジスタの縦づみ回路構
成をとらないため、動作速度を一層向上させることがで
きる第１４図のバイナリカウンタと第５図のバイナリカ
ウンタとの比較も上記第１２図のバイナリカウンタとの
比較と同様であるが、さらに、第５図のバイナリカウン
タ回路７は複雑なＡＮＤ回路接続を必要としないから、
ＩＣ化した場合集積面積を縮小させることができる。

このようなバイナリカウンタ回路７を第１図または第３
図のパルス幅変調回路に使用すると、これらのパルス幅
変調回路の動作速度を向上させることができる。

第８図に本発明の第３実施例のパルス幅変調回路を示す
。このパルス幅変調回路は１第５図に示した２個のバイ
ナリカウンタ回路、第１のカウンタ１１および第２のカ
ウンタ１２として用い、さらにＳ−Ｒ形フリップフロッ
プ１３とインバータ１４を接続したものである。第１の
カウンタ１１にはパルスの立ち上がり時間を指定する最
初の時間データｌＮＡｌ〜ｌＮＡ３を設定し、第２のカ
ウンタ１２にはパルスの立ち下がり時間を指定する最終
の時間宇−夕ＴＮＢＩ〜ＩＮＢ８を設定する。これらの
時間データｌＮＡｌ〜ｌＮＡ３と１ＮＢＩ〜ＩＮＢ８と
を適切に設定することにより、第１のカウンタ１１から
のキャリイＣＡＲＲＹでＳ−Ｒ形フリ・ノブフロップ１
３をセットさせ。

第２のカウンタ１２からのキャリイＣＡＲＲＹでＳ−Ｒ
形フリップフロップ１３をリセットさせて、第９図に示
すよう乙こ５周期時間Ｔの中央に位置するパルス幅変調
信号、パルス変調出力５ＯＵＴを出力させることができ
る。

なお２時間データｌＮＡｌ−ｌＮＡ３とｌＮＢ１〜ＩＮ
Ｂ８とを適切に設定することにより、破線で示したよう
に、任意のタイミングで任意のパルス幅の変調信号を発
生させることができる。

〔発明の効果〕

以上述べたように１本発明のパルス幅変調回路−によれ
ば、任意のタイミングで、より好適には。

周期間隔のほぼ中央に位置する任意のパルス幅のパルス
幅変調信号を発生させることができる。

また本発明によれば、動作速度が早く簡単な回路構成の
バイナリカウンタを提供することができる。

【図面の簡単な説明】

第１図は本発明のパルス幅変調回路の第１実施例回路図
１ 第２図は第１図のパルス幅変調回路における信号、波形
図。 第３図は本発明のパルス幅変調回路の第２実施例回路図
。 第４図は第３図のパルス幅変調回路における信号波形図
。 第５図は第１図または第３図におけるカウンタの回路図
。 第６図は第５図に示したカウンタの部分回路図第７図は
第５図のカウンタの信号波形図。 第８図は本発明のパルス幅変調回路の第３実施例回路図
。 第９図は第８図のパルス幅変調回路における信号波形図
。 第１０図は従来のパルス幅変調回路図。 第１１図は第１０図のパルス幅変調回路における信号波
形図。 第１２図は従来のバイナリカウンタの回路図。 第１３図は第１２図のバイナリカウンタの動作タイミン
グ図。 第１４図は従来の他のバイナリカウンタの回路図である
。 （符号の瀦朋） １・・１ビツト・ライトシフトレジスタ。 ２・・減算回路。 ３・・レフトエツジカウンタ。 ４・・ライトエツジカウンタ。 ５・・Ｒ−３形フリツプフロツプ。 ７・・バイナリカウンタ回路。 ８．９．、加算回路。 ７１・・Ｐ−ＭＯＳ　）ランジスタ。 ７２・・Ｎ−ＭＯＳトランジスタ。 ７ａ・・グイナミツクＮＡＮＤ回路。 ７ｂ・・変形Ｓ−Ｒ形ＦＦ。 ７６・・セレクタ。 特許出願人　日本テキサス・インスッルメンツ株式会社

Claims (1)

1. 【特許請求の範囲】 １、パルス変調幅を指定するデータに基づいて、該パル
   ス変調幅が所定周期の時間間隔のほぼ中央に位置するよ
   うなセット、リセット信号を発生する回路、および、 該信号発生手段からのセット、リセット信号に基づいて
   前記パルス変調幅指定データに応じた時間幅のパルス信
   号を発生する回路を具備するパルス幅変調回路。