JPH04183132A - 計数回路の誤動作防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 受信データのビットに同期するクロックを計数して受信
データの有効ビットのみを出力するための信号を作成す
る計数回路に関し、 データ受信中のリセット信号解除に伴う誤動作及びノイ
ズに起因する誤動作を防止することを目的とし、 データ受信中のリセット信号解除に伴う誤動作に対して
、データを受信し、先頭ビットを検出したときに先頭ビ
ット検出情報を出力する先頭ヒツト検出手段と、前記先
頭ビット検出情報を受信したときにクロックの計数を開
始し、計数開始から計数値か予め設定された数値に達す
るまでの間、出力信号を送出し、かつクリア信号受信中
は計数値をクリア状態とする計数回路と、前記先頭ビッ
ト検出情報を受信して前記計数回路と同一の計数を行い
、計数開始から計数値か前記数値に達するまでの間、デ
ータ受信中信号を出力するデータ受信中検出手段と、リ
セット信号と前記データ受信中信号を入力し、リセット
信号か入力されたときは前記計数回路にクリア信号を送
出し、該リセット信号が解除されたときは前記データ受
信中信号か入力されていない状態となったときに前記ク
リア信号の送出を停止する計数回路クリア制画手段を備
え、 また、ノイズに起因するリセットに対して、データを受
信し、先頭ビットを検出したときに先頭ビット検出情報
を出力する先頭ビット検出手段と、前記先頭ビット検出
情報を受信したときにクロックの計数を開始し、計数開
始から計数値か予め設定された数値に達するまでの間、
出力を送出し、かつリセット信号か入力されたときに計
数値をクリアする第１の計数回路と、前記先頭ビット検
出情報を受信して第１の計数回路と同一の作用を行う第
２の計数回路と、前記第１の計数回路及び第２の計数回
路の出力を入力し、論理和により出力信号を外部に出力
する出力回路を備えるように構成する。

〔産業上の利用分野〕

本発明は、受信データのビットに同期するクロックを計
数して受信データの有効ビットのみを出力するための信
号を作成する計数回路に関する。

データ機器においては、データを受信して他の機器等に
転送する場合に、有効なデータのみを正確に転送するた
めにデータの前後をマスクしてノイズ等がデータとして
送出されないようにする処理が行われることか多い。こ
のような処理には、一定の有効ビット数を持ち、かつ先
頭ビットによりデータの開始か識別できるデータを受信
して先頭ヒツト（例えば常にパ１”であるビット）を検
出し、先頭ビット検出から受信データのヒツトに同期す
るクロックの計数を開始し、前記有効ヒツト数に等しい
一定数のクロックを計数する間、信号を送出する計数回
路か一般に用いられている。

この信号はマスク・パルスとも呼ばれ、この信号の送出
中だけ受信したデータを転送するようにすることによっ
て受信データの有効ビットのみを転送することかできる
。

このような計数回路は必要な周辺回路とともにＬＳＩ化
され、プリント盤などに実装されることか多いか、関連
回路か非動作状態となったとき、例えば関連回路が搭載
されている他のプリント盤か抜かれたような場合には、
リセット信号か送られて計数回路をクリア状態とするよ
うに構成される。通常、このような回路では、リセット
信号送出の際には何らかの表示を行うことによって計数
中断に起因する誤動作を防止している。しかし、リセッ
ト信号を解除する際には特別に表示を行わないため、リ
セット信号解除の際にデータか受信中であると、データ
ビット中に含まれる“ｌ”のビットを先頭ビットとして
検出し、計数を開始する可能性がある。この場合はデー
タの途中から計数を開始し、予め定められた一定数を計
数する間前記信号を出力するため、この信号を使用して
送出されるデータは誤ったデータとなる。このため、デ
ータ受信中にリセット信号が解除されたときに計数回路
が誤動作しないようにする回路か必要となっている。

また、前記のように、計数回路がＬＳＩ化された場合、
ＬＳＩの内部回路で電源線等よりの誘導によるノイズが
発生し、計数回路のクリア端子に入力されることがある
。この場合は計数回路がクリアされるため、出力する信
号が計数の途中で断となり、有効ビットの送出か中断さ
れる可能性がある。この場合は正規のリセット信号によ
るリセットではないため、前記のように何らかの表示を
行うことによって誤動作を防止することができない。こ
のため、ノイズにより計数回路かクリアされないような
計数回路が必要となっている。

〔従来の技術〕

第７図及び第９図は従来技術の回路ブロック図であり、
第８図及び第１０図はそれぞれ第７図及び第９図の回路
のタイムチャートである。

第７図及び第８図はデータ受信中にリセット信号か解除
された場合の従来技術を説明するための回路ブロック図
及びタイムチャートを示しており、第７図中の■〜■は
第８図に波形を示した箇所である。

先ず、通常状態の動作を第７図と第８図（１）を用いて
説明する。

第７図のクロックは第８図の■（以下単に「■］と記す
）に示すように受信データ■のビットに同期するクロッ
クである。リセット信号■はリセット状態で“０“（Ｌ
レベル）となるか、通常状態では非リセツト状態の“ｌ
“（Ｈレベル）となっており、計数回路２内の４ビツト
のカウンタ２ａ　（以下、ＣＮＴ２と記す）は非リセツ
ト状態となっている。

この状態でデータが受信されると、受信データ■の先頭
ビット（第８図■中にＦで示され、常に１”となってい
る）は先頭ビット検出回路１のフリップフロップＦＦＩ
Ａ（以下、単にＦＦＩＡと記す）に入力され、クロック
■により出力“１”かＱより出力され、フリップフロッ
プＦＦＩＢとＮＡＮＤＩに入力される。ＦＦＩＢに入力
された“１”は次のクロック■によりＱより出力される
が、Ｑの電位を反転したＱＮよりの出力の“０”がＮＡ
ＮＤＩに入力される。ＮＡＮＤｌの他の入力端子には前
記のようにＦＦＩＡのＱよりの出力“１”か入力されて
いるため、ＮＡＮＤＩの出力は“０”となり、論理和回
路ＯＲＩを経て■として出力される。先頭ビット検出回
路１よりのこの“０”の出力■が先頭ビット検出信号と
なる。

先頭ビット検出回路１の出力■の“０”は計数回路２に
送出され、カウンタ２ａ　（以下、ＣＮＴ２）のＬ（ロ
ード）端子に入力され、初期値かロードされる。第７図
の例では“０１００″゛、即ち°゛０″から始まる１０
進数の４”かり。〜Ｄ３にロードされてＱ、〜Ｑ、より
出力され（■）、デコーダ２ｂ　（以下、ＤＣＲ２）に
入力される。第７図の例ではＣＮＴ２の出力としてＱ２
と０３のみか使用され、インバータＩＮＶ２Ａ、論理積
回路Ａ　Ｎ　Ｄ　２Ａ及び論理和回路ＯＲ２を経て“ビ
が出力される（■）。

ＤＣＲ２の出力■はＣＮＴ２のＥＮ（イネーブル）端子
に入力され、ＣＮＴ２を計数可能な状態に設定するので
ＣＮＴ２はクロック■の計数を開始する。計数によりＣ
ＮＴ２のＱ。−Ｑ、には計数値が出力されるが、第７図
の例では２進数で“０１００”から”０１１１″までＩ
ＮＶ２Ａ、ＡＮＤ２Ａ及びＯＲ２を通して“１”が出力
され、“１０００”から”１０１１”　マチｌｔ、ＩＮ
Ｖ２Ｂ、Ａ　Ｎ　Ｄ　２Ｂ及びＯＲ２を通して“ｌ”が
出力される。

２進数で“１１００”になると出力は“０”となるため
、２進数で“０１０ｏ”から°“１ｏ１１”まで、即ち
、１０進数で“４″から°゛１１”までの８ビツトの間
、出力■は１”となる。これかマスクパルスと呼ばれる
ものである。

一方、受信データ■はＦＦＩＡのＱより出力されて位相
調整回路５のＦＦ５のＤに入力され、受信データの各ビ
ットはそれぞれクロック１周期分遅れてＱより出力され
る（＠）。二の出力データ０は受信データに対してはク
ロック２周期分遅れるか、第８図（１）に示すように計
数回路２の出力のマスクパルス■と位相か一致する。マ
スクパルス■と位相調整回路出力データ＠は出力回路６
の論理積回路ＡＮＤ６に入力されて外部に出力される（
■）。マスクパルス■が“０”となるとデータの出力は
停止されるため、送出されるデータ０は受信データの前
後に存在する可能性があるノイズなどを除去し、有効ビ
ットのみにより構成したデータ（以下、有効データと記
す）となっている。

次に、リセット信号解除時の動作を第８図（２）を併用
して説明する。

第７図において、リセット信号の入力端子■にリセット
信号の０”か入力されており、ＣＮＴ２かクリア状態に
あるものとする。第７図の回路ではリセット信号■の“
０”か入力されている間もデータ■は受信され、位相調
整回路５から位相調整されたデータ■か出力されるか、
ＣＮＴ２か計数を行わないため、マスクパルス■が出力
されず、従って有効データ０は出力されない。この状態
でリセットが解除されてリセット信号の入力端子■か通
常状態の“１”となったとする。このとき、データを受
信中であると先頭ビット検出回路１ではリセット解除後
最初に受信した°１′°のデータヒツト（例えば受信デ
ータ■のｄピット）を先頭ビットとして検出する（■）
。これにより計数回路２は通常状態におけると同様にし
て計数を行いマスクパルス■を出力する。しかし、計数
回路２が受信データ■を途中から計数したのに対して、
位相調整回路５からはデータ＠がの始めから出力されて
いるため、マスクパルス■と位相調整回路出力データ■
の論理積出力は第８図（２）の■に示すように有効ビッ
トの一部が除去されて不足部分に例えば“０”ビットか
挿入されたデータとなる。

このような誤ったデータか出力されると後の工程におい
てそのまま処理され、重大な影響か生ずる可能性がある
ため、誤データを出力しないようにすることか必要であ
る。

次に、第９図及び第１０図について説明する。

第９図及び第１０図は従来技術の計数回路かノイズによ
ってリセットされる場合を説明するための回路ブロック
図及びタイムチャートを示しており、第９図中の■〜■
は第１０図に波形を示した箇所である。なお、第９図で
はマスクパルスを発生するまでの回路のみを示しており
、先頭ビット検出回路１１及び計数回路１２は第７図と
異なる構成例を示している。また、受信データ■は第８
図に示したものと同様な構成を前提としているか、１６
ビツトの例を示している。

先ず、非リセツト状態における通常状態の動作を第９図
と第１０図（１）を用いて説明する。

第９図において、先頭ピットか入力される直前における
計数回路１２内のラッチ回路１２ｃを構成するＪ−に型
フリップフロップ（以下、ＪＫ−ＦＦと記す）のに端子
には０”か入力されており、Ｊ端子に入力される受信デ
ータ■も０“であるため、Ｑよりの出力■は前の状態を
保持するか、この場合は“０”となっている。この出力
■の電位゛０”か先頭ビット検出回路１１に送られ、Ｉ
ＮＶｌｌで電位か反転されてＮＡＮＤｌｌに１　”とし
て入力される。データ入力前はＮＡＮＤ１１の他方の入
力か“０”であるため、先頭ビット検出回路１１の出力
■は“１”となって計数回路１２のカウンタ１２ａ（以
下、ＣＮ　Ｔ　１２）のＬ　（ロード）端子に入力され
る。

この状態で先頭ピットか入力されると先頭ビット検出回
路１１のＮＡＮＤ１１に“ｌ”か入力されるため、出力
■は“０”となってＣＮＴ１２のしに入力され、ＣＮＴ
１２は次に入力されるクロックによりり。−Ｄ、に設定
された初期値をロードして００〜Ｑ３より出力する。こ
の例では初期値はすへて“０”　（地気）であるためＱ
。−Ｑ３はすへて“０”となる。

一方、先頭ビットの“ｌ”はＪＫ−ＦＦのＪ端子に入力
され、入力後最初のクロック■によりＪＫ−ＦＦはセッ
ト状態となり、端子Ｑよりの出力■は“１”となる。こ
の出力■は外部に出力されるとともに、先頭ビット検出
回路１１に入力され、ＴＮＶｌｌで“０”に変換されて
ＮＡＮＤ１１の一方の端子に入力されるが、他方の端子
に先頭ビットの“１”か入力されるため、出力■は再び
“１パとなる。

以上の状態でＣＮＴ１２のＥＨには前記ＪＫ−ＦＦの出
力■の“ｌ”か入力されるため、ＣＮ　Ｔ　１２はクロ
ック■の計数を開始し、第１０図（１）に示すような出
力■がＱ０〜Ｑ３より出力される。計数値が“０”より
計数する１０進数の“１５”に達するとデコーダ１２ｂ
（以下、Ｄ　ＣＲ１２）のＡＮＤ１２より“１”が出力
（■）されてＪＫ−ＦＦのＫに入力される。Ｋに“０”
が入力されている間はＪに入力される受信データが“０
“であっても“１”であってもＱよりの出力■は“１”
を保持しているが、Ｋが“１”となり、かつ受信データ
か“０”となると、次のクロック■の入力時に出力■は
“０”となる。即ち、ＪＫ−ＦＦは受信データ■の先頭
ビットを検出してから有効ビット長（この例では１６ピ
ツト）に等しい時間たけ出力信号■として“１”を外部
に出力する。

次に、計数回路１２か計数中にノイズによりクリアされ
る場合について第９図と第１Ｏ図（２）により説明する
。計数の途中までは前記と同一であるため説明を省略し
、計数途中においてノイズか計数回路のクリア端子に入
力されたものとして説明する。

第９図に示すように計数回路１２の内部に電源線等のノ
イズ発生源１５が存在し、このノイズ発生源１５よりリ
セット信号と同一効果をもつノイズか第１０図（２）の
−■に示すようにＪＫ−ＦＦ１２のクリア端子ＣＬに入
力されたものとする。これによってＪＫ−ＦＦはクリア
状態となり、計数中で“ｌ”を送出中の出力信号■は“
０”となる。出力信号■は外部へ例えばマスクパルスと
して送出されているため、この出力信号■を使用する回
路（図示省略）においては例えば誤った有効データを出
力することとなる。このように誤った出力信号■の送出
は後の処理に重大な影響を及ぼす可能性があるため、こ
れを出力しないようにすることか必要である。

〔発明か解決しようとする課題〕

従来技術の計数回路は、データ受信中にリセットが解除
されると、データの途中から計数を開始して誤った信号
を送出し、また計数回路の内部回路に発生するノイズに
より計数途中でクリアされ、出力信号を計数途中で断と
し、データの処理に重要な影響を及ぼす恐れがあった。

本発明は、データ受信中のリセット信号解除に伴う誤動
作及びノイズに起因する誤動作を防止することを目的と
する。

〔課題を解決するための手段〕

第１図及び第２図は本発明の原理説明図で、第１図はデ
ータ受信中のリセット信号解除による計数回路の誤動作
を防止する計数回路の誤動作防止回路の原理説明図、第
２図は計数回路内部のノイズ発生源よりリセット信号と
同一効果をもつノイズか入力されたときに出力か停止し
ないように構成した計数回路の誤動作防止回路の原理説
明図である。

第１図において、１は先頭ビットによりデータの開始が
識別できるデータを受信し、先頭ビットを検出したとき
に先頭ビット検出情報を出力する先頭ビット検出手段、
２は前記先頭ピット検出手段１より先頭ビット検出情報
を受信したときに受信データのビットに同期するクロッ
クの計数を開始し、計数開始から計数値が予め設定され
た数値に達するまでの間、出力信号を送出し、かつクリ
ア信号受信中は計数値をクリア状態とする計数回路、３
は前記先頭ビット検出情報を受信して前記計数回路２と
同一の計数を行い、計数開始から計数値が前記数値に達
するまでの間、データ受信中信号を出力するデータ受信
中検出手段、４は外部よりリセット信号、前記データ受
信中検出手段３よりデータ受信中信号を入力し、リセッ
ト信号か入力されたときは前記計数回路２にクリア信号
を送出し、該リセット信号か解除されたときは前記デー
タ受信中信号か入力されていない状態となったときに前
記クリア信号の送出を停止する計数回路クリア制御手段
である。

第２図において、１１は先頭ビットによりデータの開始
が識別できるデータを受信し、先頭ビットを検出したと
きに先頭ビット検出情報を出力する先頭ビット検出手段
、１２は前記先頭ビット検出手段１１より先頭ビット検
出情報を受信したときに前記受信データに同期するクロ
ックの計数を開始し、計数開始から計数値か予め設定さ
れた数値に達するまでの間、出力を送出し、かつリセッ
ト信号か入力されたときに計数値をクリアする第１の計
数回路、１３は前記先頭ビット検出情報を受信して第１
の計数回路１２と同一の作用を行う第２の計数回路、１
４は前記第１の計数回路１２及び第２の計数回路１３の
出力を入力し、論理和により出力信号を外部に出力する
出力回路である。

〔作　用〕

第１図において、先頭ビット検出回路ｌかデータの先頭
ビットを検出して先頭ビットの検出情報を送出すると、
計数回路２は受信データのビットに同期するクロックの
計数を開始し、計数開始から予め設定された数値に達す
るまでの間、出力信号を送出する。このとき、データ受
信中検出手段３は前記計数回路２と同一の計数を行い、
計数中はデータ受信中信号を出力する。計数回路クリア
制御手段４は外部よりリセット信号、前記データ受信中
検出手段３よりデータ受信中信号を入力するが、リセッ
ト信号か入力されると前記計数回路２にクリア信号を送
出して計数回路２をクリア状態とする。しかし、リセッ
ト信号が解除されたときは前記データ受信中信号か入力
中でなければ直ちに前記クリア信号の送出を停止するか
、データ受信中信号が入力中であれば入力かなくなった
ときに前記クリア信号の送出を停止する。このため、デ
ータ受信中にリセット信号か解除されても計数回路２か
データの途中から計数を開始することかなく、従って、
誤った出力を送出することがない。

第２図において、先頭ビット検出回路ｌかデータの先頭
ビットを検出して先頭ビットの検出情報を送出すると、
計数回路２は受信データのヒントに同期するクロックの
計数を開始し、計数開始から計数値か予め設定された数
値に達するまでの間、出力を送出する。この計数中に計
数回路１２または計数回路１３の一方、例えば計数回路
１２にノイズ発生源１５よりリセット信号と同一効果を
もつノイズか入力されると計数回路１２はクリア状態と
なり、出力の送出を停止する。しかし、このとき、他方
の計数回路１３は計数値か予め設定された前記数値に達
するまでの間、計数を続け、出力回路１４を経て出力信
号を送出するので外部に対して誤った出力信号を送出す
ることはない。

〔実施例〕

第３図は第１図の原理図に基づく本発明の一実施例の回
路ブロック図、第４図は第３図の回路ブロック図のタイ
ムチャート、第５図は第２図の原理図に基づく本発明の
一実施例の回路ブロック図、第６図は第２図の回路ブロ
ック図のタイムチャートである。

第１図、第３図及び第７図中の同一対象物は同一記号を
もって示し、第２図、第５図及び第９図中の同一対象物
は同一記号をもって示す。また第３図中の■〜■及び第
５図中の■〜Ｃはそれぞれ第４図及び第５図中に波形を
示した箇所である。

先ず、第３図について通常状態の動作を説明するか、第
３図の先頭ビット検出回路１、計数回路２、位相調整回
路５及び出力回路６の動作は第７図及び第８図（１）に
より説明した従来技術と同一であるので説明を省略し、
データ受信中検出回路３及び計数回路クリア制御回路４
を中心に説明する。

第３図中の計数回路３のＣＮＴ３及びＤＣＲ３はそれぞ
れ計数回路２のＣＮＴ２及びＤＣＲ２と同一回路であり
、データを受信していないとき、及び先頭ビット検出回
路１より先頭ビット検出信号■を受信したときともＣＮ
Ｔ２及びＤＣＲ２と同−動作を行う。即ち、ＤＣＲ３の
出力■はデータを受信していないときは“０”、データ
受信中は１”となるか、この出力はＴＮＶ３Ｃにおいて
電位が反転されて計数回路クリア制御回路４に送圧され
る（■）。この場合の信号■の“０”かデータ受信中信
号となる。

計数回路クリア制御回路４は外部より受信するリセット
信号■をＮＡＮＤ４及びＳ−Ｒ型フリップフロップＦＦ
４　（以下、単にＦＦ４）に入力するが、公知のＮＡＮ
Ｄ回路の動作条件及びＳ−Ｒ型フリップフロップの動作
条件に従い、リセット信号■を受信していないとき、即
ち、信号■が“１”であるときは前記信号［相］が“０
″であっても“１″であってもＦＦ４はＱより“１”を
出力（■）してＣＮＴ２を動作可能な状態とし、リセッ
ト信号■の“０”を受信すると前記信号■か“０”であ
っても“１”であってもＦＦ４はＱよりＣＮＴ２のＣＬ
（クリア）端子に“０”を出力しく■）、ＣＮＴ２をク
リア状態、即ち、計数値をクリアし、計数を行わない状
態にする。

次に、第３図と第４図を併用してリセット信号解除時の
動作を説明する。

いま、第３図の回路かりセット信号■の０°。

を受信中で、データ■か入力されていないものとする。

この状態ではデータ受信中検出回路３の出力■は“１′
マあるため、ＮＡＮＤ４の出力は“ｌ”となり、ＦＦ４
の入力はＲか“０”でＳか“１”となるためＱよりの出
力■は“０′′となってＣＮＴ２をクリア状態としてい
る。

この状態でデータか受信されると、先頭ヒツト検出回路
１は通常状態のときと同様に先頭ビットを検出し、先頭
ビット検出信号■及び■を送出する。しかし、計数回路
２はＣＮＴ２がクリア状態にあるため、計数は行われず
、計数値も出力しない（■）。一方、データ受信中検出
回路３のＣＬ端子には常時電源か接続されているため、
クリア状態とならず、先頭ビット検出信号■を受信する
と通常状態における計数回路２と同様に計数を開始し、
計数中、ＤＣＲ３より“１”の出力■を送出する。上記
出力■はＩＮＶ３Ｃにおいて電位が反転されて計数回路
クリア制御回路４のＮＡＮＤ４に“０”の信号［相］と
して入力されるかＮＡＮＤ４の出力は“１”のままであ
るため、ＦＦ４の出力■は“０”のままとなる。

この受信データの計数中にリセット信号が解除されてリ
セット信号入力部■の電位か“１”になるとＦＦ４のＲ
の電位が“ｌ”となる。このときＮＡＮＤ４の出力は“
ｌ”のままであるか、ＦＦ４の入力はＲが“ｌ”、Ｓが
“１”に変わる。しかし、この条件では出力は前の状態
を保持するため、ＦＦ４の出力［相］は依然として“０
”のままとなり、ＣＮＴ２はクリア状態を保持する。

この状態でデータ■の受信が終わると、データ受信中検
出回路３の出力■は“ｌ”となり、ＦＦ４の入力はＲが
“１”、Ｓが“０”に変わる。この条件ではＦＦ４の出
力■は“１”となるため、ＣＮＴ２はクリア状態が解除
される。

以上のように、第３図の回路ではデータ受信中にリセッ
ト信号■が解除されてもＣＮＴ２は直ちにクリア状態が
解除されず、データの受信が終わってからクリア状態か
解除される。従って、計数回路２は受信中のデータの途
中から計数を開始することがな（、出力回路６より誤っ
た出力０か送出されることがない。

次に、第５図と第６図について説明するか、第５図にお
ける先頭ビット検出回路１１と計数回路１２の組合せ回
路及び先頭ビット検出回路１１と計数回路１３の組合せ
回路の動作はいずれも第９図により説明した従来技術と
同一動作を行うため説明を省略し、先頭ビット検出回路
１１と２組の計数回路１２゜１３及び出力回路１４から
なる第５図の回路の総合動作について説明する。

いま、非リセツト状態（■）でデータ■か受信されると
先頭ビット検出回路１１は第９図、第１０図に示したと
同様に動作し、先頭ビット検出回路１１の出力■により
計数回路１２及び計数回路１３が同時に計数を開始する
（■■及び■［相］）。この状態で計数中にノイズ発生
源１５で発生したノイズ■がラッチ回路１１ｃを構成す
るＪＫ−ＦＦ１１のクリア端子ＣＬに入力されると、Ｊ
Ｋ−ＦＦ１１はクリア状態となり、Ｑよりの出力■は“
０”となり、出力回路１４への出力は停止する。出力■
か“０′′となり、ＣＮ　Ｔ　１２のＥＨの入力か“０
″となると、ＣＮＴ１２も計数を停止しく■）、ＡＮＤ
１２より出力として“１”は送出されないままとなる（
■）。

ノイズは回路の配置により影響を受ける回路と受けない
回路があり、この場合は計数回路１３はノイズによりク
リアされなかったものとする。そのため、計数回路１３
は計数を継続し、受信データの受信を終了するまで計数
する。計数を終了するとＡＮＤ１３より“１”か出力さ
れ（■）、ＪＫ−ＦＦ１３よりの出力■か“０”となる
か、ＪＫ−ＦＦ１３よりの出力■は計数開始から計数終
了まで出力回路１４の０Ｒ１３を介して外部に出力され
るため、ノイズによる影響を外部に与えることがない。

以上、第３図及び第４図により本発明の請求項１の実施
例を、また第５図及び第６図により本発明の請求項２の
実施例を説明したか、第３図乃至第６図はあくまで本発
明の一実施例を示したものに過ぎず、計数回路の構成及
びタイムチャートか第３図乃至第６図に示したものに限
定されないことは勿論である。例えば、第３図乃至第６
図においては計数回路の出力を受信データの有効データ
送出に使用しているか、出力信号をこれ以外の用途に使
用することは可能である。また有効ビット数を８ビツト
または１６ビツトとして受信データのビット数と一致さ
せているか、ビット数は８ヒツトまたは１６ビツトに限
定されるものではなく、また受信データと計数するビッ
ト数の一致か必須条件ではないことは勿論である。また
、ロード時の初期データ値及びデコーダ回路か第３図と
第５図で異なっていることからも明らかなように、これ
ら以外に各種の回路構成か採り得ることは勿論である。

更に、第５図においては計数回路１２．１３のクリア入
力をラッチ回路１２ｃ、　１３ｃのＪＫ−ＦＦ１２とＪ
Ｋ−ＦＦ１３のみに設けているが、これをカウンタＣＮ
Ｔ１２とＣＮＴｌ３に設けても同様な効果が得られるこ
とは明らかである。

〔発明の効果〕

以上説明したように、本発明によれば、受信データのビ
ットに同期するクロックを計数して受信データの有効ビ
ットのみを出力するための信号を作成する計数回路にお
いて、データ受信中のリセット信号解除に伴う誤動作と
、内部回路のノイズ発生源からのノイズに起因する誤動
作を防止することかでき、かかる計数回路の信頼性の向
上に資するところが大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図（１）、第２図は本発明の
原理説明図（２）、第３図は本発明の実施例回路ブロッ
ク図（１）、第４図は本発明の実施例タイムチャート（
１）、第５図は本発明の実施例回路ブロック図（２）、
第６図は本発明の実施例タイムチャート（２）、第７図
は従来技術の回路ブロック図（１）、第８図は従来技術
のタイムチャート（１）、第９図は従来技術の回路ブロ
ック図（２）、第１０図は従来技術のタイムチャート（
２）である。 図中、 １．１１・−・−・−先頭ビット検出手段２、１２．１
３−−一計数回路 ３・・・−・−・・−データ受信中検出回路４−−−一
・・−計数回路クリア制御手段１４　　・・・−・−・
−出力回路 １５−−−・−ノイズ発生源 である。

Claims (1)

1. 【特許請求の範囲】 １、先頭ビットによりデータの開始が識別できるデータ
   を受信し、先頭ビットを検出したときに先頭ビット検出
   情報を出力する先頭ビット検出手段（１）と、 前記先頭ビット検出手段（１）より先頭ビット検出情報
   を受信したときに受信データのビットに同期するクロッ
   クの計数を開始し、計数開始から計数値が予め設定され
   た数値に達するまでの間、出力信号を送出し、かつクリ
   ア信号受信中は計数値をクリア状態とする計数回路（２
   ）と、 前記先頭ビット検出情報を受信して前記計数回路（２）
   と同一の計数を行い、計数開始から計数値が前記数値に
   達するまでの間、データ受信中信号を出力するデータ受
   信中検出手段（３）と、外部よりリセット信号、前記デ
   ータ受信中検出手段（３）よりデータ受信中信号を入力
   し、リセット信号が入力されたときは前記計数回路（２
   ）にクリア信号を送出し、該リセット信号が解除された
   ときは前記データ受信中信号が入力されていない状態と
   なったときに前記クリア信号の送出を停止する計数回路
   クリア制御手段（４）を備え、データ受信中のリセット
   信号解除による計数回路の誤動作を防止することを特徴
   とする計数回路の誤動作防止回路。 ２、先頭ビットによりデータの開始が識別できるデータ
   を受信し、先頭ビットを検出したときに先頭ビット検出
   情報を出力する先頭ビット検出手段（１１）と、 前記先頭ビット検出手段（１１）より先頭ビット検出情
   報を受信したときに前記受信データに同期するクロック
   の計数を開始し、計数開始から計数値が予め設定された
   数値に達するまでの間、出力を送出し、かつリセット信
   号が入力されたときに計数値をクリアする第１の計数回
   路（１２）と、前記先頭ビット検出情報を受信して第１
   の計数回路（１２）と同一の作用を行う第２の計数回路
   （１３）と、 前記第１の計数回路（１２）及び第２の計数回路（１３
   ）の出力を入力し、論理和により出力信号を外部に出力
   する出力回路（１４）を備え、 計数回路にノイズ発生源（１５）よりリセット信号と同
   一効果をもつノイズが入力されたときに計数回路よりの
   出力信号が停止しないように構成したことを特徴とする
   計数回路の誤動作防止回路。