JPH03219735A - パリティエラー発生禁止回路 - Google Patents
パリティエラー発生禁止回路Info
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- JPH03219735A JPH03219735A JP1469890A JP1469890A JPH03219735A JP H03219735 A JPH03219735 A JP H03219735A JP 1469890 A JP1469890 A JP 1469890A JP 1469890 A JP1469890 A JP 1469890A JP H03219735 A JPH03219735 A JP H03219735A
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- 238000001514 detection method Methods 0.000 claims abstract description 24
- 230000002401 inhibitory effect Effects 0.000 claims abstract description 12
- 230000002265 prevention Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
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- Detection And Prevention Of Errors In Transmission (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
伝送路からの低い周波数Ｆ、の送信側クロックＣＫ、か
ら該クロックの周波数Ｆ、より高いが該クロックの周波
数の２倍の周波数よりは低い周波数Ｆ、の受信側クロッ
クＣＫ、への乗り換えを行うメモリの入力と出力でパリ
ティーチェックを行う際の、送信側クロックＣＫｓの入
力断時には受信側に発生するパリティエラー情報の送出
を禁止するパリティエラー発生禁止回路に関し、 回路規模が小さくて直ぐパリティエラー情報の送出が可
能であって、且つ入力のクロック断時には即時にパリテ
ィエラー発生を禁止するパリティエラー発生禁止回路を
目的とし、 メモリの出力の受信側クロックＣＫ、の連続した３ビッ
トがメモリの入力の送信側クロックＣに、と同じレベル
Ｈ又はＬとなる事により送信側クロックＣＫ、の入力断
を検出するクロック断検出部と、常時はレベルＨに固定
された符号入力を該メモリの受信側データの長周期のフ
レーム信号により順次シフトする２段のフリップフロッ
プの出力と該メモリの受信側データのパリティエラーと
の論理積をパリティエラー出力とする回路を備え、該ク
ロック断検出部が送信側クロックＣＫｓの入力断を検出
しクロック断情報を出力した時は、前記２段のフリップ
フロップをリセットして前記論理積出力のパリティエラ
ー出力が即時に禁止されるように構成する。
ら該クロックの周波数Ｆ、より高いが該クロックの周波
数の２倍の周波数よりは低い周波数Ｆ、の受信側クロッ
クＣＫ、への乗り換えを行うメモリの入力と出力でパリ
ティーチェックを行う際の、送信側クロックＣＫｓの入
力断時には受信側に発生するパリティエラー情報の送出
を禁止するパリティエラー発生禁止回路に関し、 回路規模が小さくて直ぐパリティエラー情報の送出が可
能であって、且つ入力のクロック断時には即時にパリテ
ィエラー発生を禁止するパリティエラー発生禁止回路を
目的とし、 メモリの出力の受信側クロックＣＫ、の連続した３ビッ
トがメモリの入力の送信側クロックＣに、と同じレベル
Ｈ又はＬとなる事により送信側クロックＣＫ、の入力断
を検出するクロック断検出部と、常時はレベルＨに固定
された符号入力を該メモリの受信側データの長周期のフ
レーム信号により順次シフトする２段のフリップフロッ
プの出力と該メモリの受信側データのパリティエラーと
の論理積をパリティエラー出力とする回路を備え、該ク
ロック断検出部が送信側クロックＣＫｓの入力断を検出
しクロック断情報を出力した時は、前記２段のフリップ
フロップをリセットして前記論理積出力のパリティエラ
ー出力が即時に禁止されるように構成する。
本発明は加入者線などの伝送路からの低い周波数Ｆ、の
送信側クロックＣＫｓから、該クロックの周波数より高
いが２倍の周波数２Ｆ 、ｓよりは低い周波数Ｆ、の交
換局など受信側クロツクＣＫＩへの乗り換えを行うメモ
リに係り、特にその入力と出力でパリティーチェックを
行う際に、送信側クロックＣＫ、の入力断時には受信側
に発生するパリティエラーの出力を禁止するパリティエ
ラーの発生と禁止の回路に関する。
送信側クロックＣＫｓから、該クロックの周波数より高
いが２倍の周波数２Ｆ 、ｓよりは低い周波数Ｆ、の交
換局など受信側クロツクＣＫＩへの乗り換えを行うメモ
リに係り、特にその入力と出力でパリティーチェックを
行う際に、送信側クロックＣＫ、の入力断時には受信側
に発生するパリティエラーの出力を禁止するパリティエ
ラーの発生と禁止の回路に関する。
従来のパリティエラー発生禁止回路は、第４図の如く、
例えば加入者線の伝送路１００からの周波数６．３１２
ＭＨｚの低速データの送信側クロックＣＫ。
例えば加入者線の伝送路１００からの周波数６．３１２
ＭＨｚの低速データの送信側クロックＣＫ。
を、該周波数６．３１２ Ｍ）ｌｚより高いが２倍の周
波数よりは低い例えば周波数８．１９２ ＭＨｚの交換
局３００側の高速データの受信側クロックＣＫ諏への乗
り換えを行うメモリ２００の入力側に、伝送路１００か
らの入力データＤ、にパリティ検定符号Ｐを挿入して送
出するパリティ送信回路２１を設け、メモリの出力側に
局３００の高速データの高い周波数のクロックＣＫ、で
続出したデータＤ＋Ｐのパリティ検定を行うパリティ受
信回路２２を設け、その検定出力のパリティエラー人力
を多段のフリップフロップＦＦからなるパリティエラー
保持回路２０に入力し常時は局側データＤ、Ｉの一番長
い周期のフレーム信号パルスによりシフトし、其の出力
をパリティエラー出力として出力するが、クロック断検
出回路１０が入力クロックＣＫ、の断を検出した時は、
出力されるクロック断情報により、パリティエラー人力
の外部への出力を禁止する方法が採られていた。
波数よりは低い例えば周波数８．１９２ ＭＨｚの交換
局３００側の高速データの受信側クロックＣＫ諏への乗
り換えを行うメモリ２００の入力側に、伝送路１００か
らの入力データＤ、にパリティ検定符号Ｐを挿入して送
出するパリティ送信回路２１を設け、メモリの出力側に
局３００の高速データの高い周波数のクロックＣＫ、で
続出したデータＤ＋Ｐのパリティ検定を行うパリティ受
信回路２２を設け、その検定出力のパリティエラー人力
を多段のフリップフロップＦＦからなるパリティエラー
保持回路２０に入力し常時は局側データＤ、Ｉの一番長
い周期のフレーム信号パルスによりシフトし、其の出力
をパリティエラー出力として出力するが、クロック断検
出回路１０が入力クロックＣＫ、の断を検出した時は、
出力されるクロック断情報により、パリティエラー人力
の外部への出力を禁止する方法が採られていた。
そしてクロック断検出回路１０がメモリ２００への入力
クロックＣＫ、の断を検出するのに長い時間（１５０…
Ｓ以上）を必要としていた為、パリティエラー保持回路
２０がパリティ受信回路１２からのパリティエラー人力
を多段シフトレジスタのフリップフロラ７”ＰＦに入力
し、一番周期の長いパルスでシフトし、クロック断を検
出するのに必要な時間は、保護状態として、パリティエ
ラー出力を送出させない禁止回路としていた。
クロックＣＫ、の断を検出するのに長い時間（１５０…
Ｓ以上）を必要としていた為、パリティエラー保持回路
２０がパリティ受信回路１２からのパリティエラー人力
を多段シフトレジスタのフリップフロラ７”ＰＦに入力
し、一番周期の長いパルスでシフトし、クロック断を検
出するのに必要な時間は、保護状態として、パリティエ
ラー出力を送出させない禁止回路としていた。
（発明が解決しようとする課題〕
然しなからこの従来のパリティエラー発生禁止回路は、
クロック断検出回路１０とパリティエラー保持回路２０
に多段のフリップフロップＦＦが必要である上、真のパ
リティエラーが発生した時には、そのため検出に長い時
間を必要とするという問題があった。本発明の課題は、
回路規模が小さく直ぐにパリティエラー情報の送出が可
能であって、且つ入力のクロック断時には即時にパリテ
ィエラー発生を禁止するパリティエラー発生禁止回路の
提供にある。
クロック断検出回路１０とパリティエラー保持回路２０
に多段のフリップフロップＦＦが必要である上、真のパ
リティエラーが発生した時には、そのため検出に長い時
間を必要とするという問題があった。本発明の課題は、
回路規模が小さく直ぐにパリティエラー情報の送出が可
能であって、且つ入力のクロック断時には即時にパリテ
ィエラー発生を禁止するパリティエラー発生禁止回路の
提供にある。
この課題は、メモリ２００の出力の上記８．１９２ Ｍ
Ｈｚの如き周波数の高い受信側クロック周波数Ｆｌｌが
、メモリ２００の入力の６．３１２ ＭＨｚの如き周波
数の低い送信側クロック周波数Ｆ、の２倍の周波数２Ｆ
ｓより低い場合、即ちＦ ３ ＜ Ｆ Ｂ ＜２Ｆ ｓ
の場合は、低い周波数Ｆ、の送信側クロックＣＫ、を高
い周波数ＰＲの受信側クロックＣＫ、でリタイミングし
た結果は、通常動作では、受信側クロックＣＫ、の連続
した３ビットが送信側クロックＣＫ、と同じレベル“Ｈ
”又は“ピとはならない事に着目し、第１図の原理図の
如く、クロック断検出部１にて、受信側クロックＣＫ、
の連続した３ビットが送信側クロックＣＫｓ と同じレ
ベルＨ又はＬとなる事により、送信側クロックｃＫｓの
入力断を検出し、インヒビット回路２にて、レベル“Ｈ
”の固定された符号入力を、メモリ２００の出力データ
の長周期のフレーム信号により順次シフトする２段のフ
リップフロップ（２、、２２）の出力と、パリティ受信
回路２２からのパリティエラー人力との論理積出力をパ
リティエラー出力とするが、クロック断検出部１からク
ロック断情報が出力された時は、前記インヒビット回路
２の２段のフリップフロップ（２３，２ｇ）をリセット
して、前記論理積出力のパリティエラー出力が即時に禁
止されるようにした本発明によって解決される。
Ｈｚの如き周波数の高い受信側クロック周波数Ｆｌｌが
、メモリ２００の入力の６．３１２ ＭＨｚの如き周波
数の低い送信側クロック周波数Ｆ、の２倍の周波数２Ｆ
ｓより低い場合、即ちＦ ３ ＜ Ｆ Ｂ ＜２Ｆ ｓ
の場合は、低い周波数Ｆ、の送信側クロックＣＫ、を高
い周波数ＰＲの受信側クロックＣＫ、でリタイミングし
た結果は、通常動作では、受信側クロックＣＫ、の連続
した３ビットが送信側クロックＣＫ、と同じレベル“Ｈ
”又は“ピとはならない事に着目し、第１図の原理図の
如く、クロック断検出部１にて、受信側クロックＣＫ、
の連続した３ビットが送信側クロックＣＫｓ と同じレ
ベルＨ又はＬとなる事により、送信側クロックｃＫｓの
入力断を検出し、インヒビット回路２にて、レベル“Ｈ
”の固定された符号入力を、メモリ２００の出力データ
の長周期のフレーム信号により順次シフトする２段のフ
リップフロップ（２、、２２）の出力と、パリティ受信
回路２２からのパリティエラー人力との論理積出力をパ
リティエラー出力とするが、クロック断検出部１からク
ロック断情報が出力された時は、前記インヒビット回路
２の２段のフリップフロップ（２３，２ｇ）をリセット
して、前記論理積出力のパリティエラー出力が即時に禁
止されるようにした本発明によって解決される。
本発明のパリティエラー発生の禁止回路の基本構成を示
す第１図の原理図において、 １は、伝送路１００から入力する低速データＤ、の低い
周波数Ｆ、の送信側クロックＣＫ、の入力断を検出する
クロック断検出部であって、後述の第２図の実施例の（
ａ）の如く、３段縦続のフリップフロップ１１．、１１
□、１１．に送信側クロックＣＫ、を入力し該クロック
ＣＫ、の周波数Ｆ、より高いが該クロックの２倍の周波
数２Ｆ ｓよりは低い周波数Ｆえの受信側クロックＣＫ
、ｌにより順に次段に送出する。そして各段出力０の論
理積をとるアントゲ−） １２．。
す第１図の原理図において、 １は、伝送路１００から入力する低速データＤ、の低い
周波数Ｆ、の送信側クロックＣＫ、の入力断を検出する
クロック断検出部であって、後述の第２図の実施例の（
ａ）の如く、３段縦続のフリップフロップ１１．、１１
□、１１．に送信側クロックＣＫ、を入力し該クロック
ＣＫ、の周波数Ｆ、より高いが該クロックの２倍の周波
数２Ｆ ｓよりは低い周波数Ｆえの受信側クロックＣＫ
、ｌにより順に次段に送出する。そして各段出力０の論
理積をとるアントゲ−） １２．。
１２２により、受信側クロックＣＫＲの連続した３ビッ
トが、伝送路１００から入力する送信側クロックＣＫ、
と同じレベルＨ又はＬとなる事を検出し、アントゲ−１
−１２３、１２２の出力の論理和をとるオアゲート１３
により、送信側クロックＣＫＳの入力断を検出する。
トが、伝送路１００から入力する送信側クロックＣＫ、
と同じレベルＨ又はＬとなる事を検出し、アントゲ−１
−１２３、１２２の出力の論理和をとるオアゲート１３
により、送信側クロックＣＫＳの入力断を検出する。
２１は、メモリ２００の入力側に設けられるパリティ送
信回路であって、加入者線１００からの低速データＤ、
にパリティ検定符号Ｐを挿入してメモリ２００へ送出す
る。
信回路であって、加入者線１００からの低速データＤ、
にパリティ検定符号Ｐを挿入してメモリ２００へ送出す
る。
２２は、メモリ２００の出力側に設けられるパリティ受
信回路であって、出力の高速データＤＲの高い周波数Ｆ
、のクロックＣＫＲでメモリ２００から読出した高速の
データ列のパリティ検定を行う。
信回路であって、出力の高速データＤＲの高い周波数Ｆ
、のクロックＣＫＲでメモリ２００から読出した高速の
データ列のパリティ検定を行う。
２は、第２図の実施例の（ｂ）の回路如く、固定された
レベル“Ｈ”の符号を、２段のフリップフロップ２１．
２２に入力し、メモリ２００の出力の高速データＤＲの
長周期のフレーム信号により順に次段に出力した出力と
、パリティ受信回路２２からのパリティエラー人力との
論理積をとるアンドゲート２３の出力をパリティエラー
出力とするが、クロック断検出部１からクロック断情報
が出力された時は、前記２段のフリップフロップ２１、
２２をリセットし、アンドゲート２．の出力のパリティ
エラー出力を即時に禁止するインヒビット回路である。
レベル“Ｈ”の符号を、２段のフリップフロップ２１．
２２に入力し、メモリ２００の出力の高速データＤＲの
長周期のフレーム信号により順に次段に出力した出力と
、パリティ受信回路２２からのパリティエラー人力との
論理積をとるアンドゲート２３の出力をパリティエラー
出力とするが、クロック断検出部１からクロック断情報
が出力された時は、前記２段のフリップフロップ２１、
２２をリセットし、アンドゲート２．の出力のパリティ
エラー出力を即時に禁止するインヒビット回路である。
本発明のクロック断検出部１は、伝送路１００からメモ
リ２００へ入力する低速データＤ、の低い周波数Ｆ、の
送信側クロックＣＫ、の断を検出するが、後述の第２図
の実施例の（ａ）の如く、３段縦続のフリップフロップ
１１１． ｏｘ、 ＩＩｓに送信側クロックＣＫ、を入
力し該クロックＣＫＳの周波数Ｆ３より高いが該クロッ
クの２倍の周波数２Ｆ ｓよりは低い周波数ＰＲの受信
側クロックＣＫＲにより順に次段に送出する。そして各
段出力Ｑの論理積をとるアンドゲート１２．、１２２に
より、受信側クロックＣＫＲの連続した３ビットが、伝
送路１００から入力する送信側クロックＣＫ、と同じレ
ベルＨ又はＬとなる事を検出し、アントゲ−） １２．
、１２２の出力の論理和をとるオアゲート１３により、
送信側クロックＣＫＳの入力断を検出する。
リ２００へ入力する低速データＤ、の低い周波数Ｆ、の
送信側クロックＣＫ、の断を検出するが、後述の第２図
の実施例の（ａ）の如く、３段縦続のフリップフロップ
１１１． ｏｘ、 ＩＩｓに送信側クロックＣＫ、を入
力し該クロックＣＫＳの周波数Ｆ３より高いが該クロッ
クの２倍の周波数２Ｆ ｓよりは低い周波数ＰＲの受信
側クロックＣＫＲにより順に次段に送出する。そして各
段出力Ｑの論理積をとるアンドゲート１２．、１２２に
より、受信側クロックＣＫＲの連続した３ビットが、伝
送路１００から入力する送信側クロックＣＫ、と同じレ
ベルＨ又はＬとなる事を検出し、アントゲ−） １２．
、１２２の出力の論理和をとるオアゲート１３により、
送信側クロックＣＫＳの入力断を検出する。
インヒビット回路２は、第２図の実施例の（ｂ）の如く
、常時は、固定されたレベル“■”の符号を２段のフリ
ップフロップ２．２２に入力し、メモリ２００の出力の
高速データロ、の長周期のフレーム信号により、順に次
段にシフトした出力と、パリティ受信回路２２からのパ
リティエラー人力との論理積をとるアンドゲート２３の
出力をパリティエラ−出力として外部へ送出するが、ク
ロック断検出部１からクロック断情報が出力された時は
、前記２段のフリップフロップ２１．２２をリセットし
、アンドゲート２３の出力のパリティエラー出力を即時
に禁止する。
、常時は、固定されたレベル“■”の符号を２段のフリ
ップフロップ２．２２に入力し、メモリ２００の出力の
高速データロ、の長周期のフレーム信号により、順に次
段にシフトした出力と、パリティ受信回路２２からのパ
リティエラー人力との論理積をとるアンドゲート２３の
出力をパリティエラ−出力として外部へ送出するが、ク
ロック断検出部１からクロック断情報が出力された時は
、前記２段のフリップフロップ２１．２２をリセットし
、アンドゲート２３の出力のパリティエラー出力を即時
に禁止する。
したがって本発明のパリティエラー発生禁止回路は、そ
のクロック断検出部１とインヒビット回路２の回路規模
が小さくて、常時は直ぐパリティエラー発生の情報を出
力し、クロック断検出部１からクロック断情報が出力さ
れた時は、即時にパリティエラー情報の送出を禁止する
事が可能なので問題は解決される。
のクロック断検出部１とインヒビット回路２の回路規模
が小さくて、常時は直ぐパリティエラー発生の情報を出
力し、クロック断検出部１からクロック断情報が出力さ
れた時は、即時にパリティエラー情報の送出を禁止する
事が可能なので問題は解決される。
第２図は本発明の実施例のパリティエラー発生禁止回路
の構成を示すブロック図であり、その（ａ）はクロック
断検出部１の構成を示し、その（ｂ）はインヒビット回
路２の構成を示す。そして第３図はその動作を説明する
ためのタイムチャートである。
の構成を示すブロック図であり、その（ａ）はクロック
断検出部１の構成を示し、その（ｂ）はインヒビット回
路２の構成を示す。そして第３図はその動作を説明する
ためのタイムチャートである。
第２図（ａ）のクロック断検出部１は、３段縦続のフリ
ップフロップ１１１．１１２．１１．と各段出力Ｑの論
理積をとるアンドゲート１２．、１２２と両アンド出力
の論理和をとるオアゲート１３により構成され、伝送路
１００の加入者線からメモリ２００へ入力する低速デー
タＤ、の低い周波数Ｆｓの、例えば、周波数６．３１２
ＭＨｚの送信側クロックＣＫ、の断を検出するが、先
ず３段縦続のフリップフロップＩＬ、 ｌ１ｇ、 １１
、に周波数６．３１２ＭＨｚの（１）送信側クロックＣ
Ｋｓを入力し、該クロックＣＫ、の周波数Ｆ、より高い
が該クロックＣＫ、の周波数の２倍の周波数２Ｆ、より
は低いＦ、＜Ｆえく２Ｆ、の条件を満足する周波数Ｆ＊
の、例えば周波数８．１９２ ＭＨｚの（２）受信側ク
ロックＣＫＩにより順に次段にシフト送出する。
ップフロップ１１１．１１２．１１．と各段出力Ｑの論
理積をとるアンドゲート１２．、１２２と両アンド出力
の論理和をとるオアゲート１３により構成され、伝送路
１００の加入者線からメモリ２００へ入力する低速デー
タＤ、の低い周波数Ｆｓの、例えば、周波数６．３１２
ＭＨｚの送信側クロックＣＫ、の断を検出するが、先
ず３段縦続のフリップフロップＩＬ、 ｌ１ｇ、 １１
、に周波数６．３１２ＭＨｚの（１）送信側クロックＣ
Ｋｓを入力し、該クロックＣＫ、の周波数Ｆ、より高い
が該クロックＣＫ、の周波数の２倍の周波数２Ｆ、より
は低いＦ、＜Ｆえく２Ｆ、の条件を満足する周波数Ｆ＊
の、例えば周波数８．１９２ ＭＨｚの（２）受信側ク
ロックＣＫＩにより順に次段にシフト送出する。
そしてアンドゲート１２．．１２２により、フリップフ
ロップ１１．、１１□、１１．の各段の正出力Ｑと反転
出力Ｑ毎の論理積をとる。そして通常は（２）受信側ク
ロックＣＫ、の連続した３ビットが（１）送信側クロッ
クＣＫ、と同じレベル“Ｈ”又は“Ｌ”とならないが、
（１）送信側クロックＣＫ、の点線の如く断となる時は
、（２）受信側クロックＣＫ、の連続した３ビットが、
（１）送信側クロックＣＫｓと同じ（３ビット連続して
レベル”ビとなるので、それを検出し、オアゲート１３
により、両アンドゲート１２．．１２２の出力の論理和
をとって、送信側クロックＣＫ、の入力断を検出し、検
出信号であるクロック断情報をインヒビット回路２へ出
力する。
ロップ１１．、１１□、１１．の各段の正出力Ｑと反転
出力Ｑ毎の論理積をとる。そして通常は（２）受信側ク
ロックＣＫ、の連続した３ビットが（１）送信側クロッ
クＣＫ、と同じレベル“Ｈ”又は“Ｌ”とならないが、
（１）送信側クロックＣＫ、の点線の如く断となる時は
、（２）受信側クロックＣＫ、の連続した３ビットが、
（１）送信側クロックＣＫｓと同じ（３ビット連続して
レベル”ビとなるので、それを検出し、オアゲート１３
により、両アンドゲート１２．．１２２の出力の論理和
をとって、送信側クロックＣＫ、の入力断を検出し、検
出信号であるクロック断情報をインヒビット回路２へ出
力する。
第２図（ト））のインヒビット回路２は、２段のフリッ
プフロップ２２２２とアンドゲート２．で構成され、２
段のフリップフロップ２．２２の入力りに、レベル“Ｈ
″に固定された符号を入力し、メモリ２００の出力側の
高速データの（４）長い周期のフレーム信号、例えば周
波数８．１９２ ＭＨｚの受信側クロックＣＫＲを１／
４０９６に分周した約２ ＫＨｚのフレーム信号パルス
により、順に次段にシフト送出する。そして常時は、フ
リップフロップ２２の出力（６）と、パリティ受信回路
２２からの（３）パリティエラー人力との論理積をアン
ドゲート２．でとり、そのゲート出力を（７）パリティ
エラー出力として外部へ送出するが、クロック断検出部
１が上記の如く入力クロックＣＫ。
プフロップ２２２２とアンドゲート２．で構成され、２
段のフリップフロップ２．２２の入力りに、レベル“Ｈ
″に固定された符号を入力し、メモリ２００の出力側の
高速データの（４）長い周期のフレーム信号、例えば周
波数８．１９２ ＭＨｚの受信側クロックＣＫＲを１／
４０９６に分周した約２ ＫＨｚのフレーム信号パルス
により、順に次段にシフト送出する。そして常時は、フ
リップフロップ２２の出力（６）と、パリティ受信回路
２２からの（３）パリティエラー人力との論理積をアン
ドゲート２．でとり、そのゲート出力を（７）パリティ
エラー出力として外部へ送出するが、クロック断検出部
１が上記の如く入力クロックＣＫ。
の断を検出して（５）クロック断情報を出力した時は、
前記２段のフリップフロップ２０，２２をリセットし、
アンドゲート２３の出力の（７）パリティエラー出力の
送出を即時に禁止する。
前記２段のフリップフロップ２０，２２をリセットし、
アンドゲート２３の出力の（７）パリティエラー出力の
送出を即時に禁止する。
したがって第２図の本発明の実施例のパリティエラー発
生禁止回路のクロック断検出部１とインヒビット回路２
は、そのフリップフロップの段数が少なく回路規模が小
さく、真のパリティエラー発生時にはクロック断検出部
Ｉがクロック断情報を出力せず、インヒビット回路２が
直ぐにパリティエラー出力を外部へ送出し、クロック断
検出部１が大力クロックＣＫｓの断を検出してクロック
断情報を出力した時は、インヒビット回路２が即時にパ
リティエラー出力の外部への送出を禁止するので問題は
無い。
生禁止回路のクロック断検出部１とインヒビット回路２
は、そのフリップフロップの段数が少なく回路規模が小
さく、真のパリティエラー発生時にはクロック断検出部
Ｉがクロック断情報を出力せず、インヒビット回路２が
直ぐにパリティエラー出力を外部へ送出し、クロック断
検出部１が大力クロックＣＫｓの断を検出してクロック
断情報を出力した時は、インヒビット回路２が即時にパ
リティエラー出力の外部への送出を禁止するので問題は
無い。
［発明の効果］
以上説明した如く、本発明によれば、従来の回路で問題
となっていた回路規模の増大、パリティエラー発生時と
入力クロック断時のパリティエラー情報の出力の送出と
停止の即時性の遅延を解消するので、低コストで高性能
のパリティエラー発生禁止回路を実現する効果が得られ
る。
となっていた回路規模の増大、パリティエラー発生時と
入力クロック断時のパリティエラー情報の出力の送出と
停止の即時性の遅延を解消するので、低コストで高性能
のパリティエラー発生禁止回路を実現する効果が得られ
る。
第１図は本発明のパリティエラー発生禁止回路の基本構
成を示す原理図、 第２図は本発明の実施例のパリティエラー発生禁止回路
のクロック断検出部とインヒビット回路の構成を示すブ
ロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来のパリティエラー発生禁止回路のブロック
図である。 図において、■はクロック断検出部、１１．．１１□。 １１ｉはフリップフロップ、１２．、１２！はアンドゲ
ート、１３はオアゲート、２はインヒビット回路、２８
，２２はフリップフロップ、２．はアンドゲートである
。
成を示す原理図、 第２図は本発明の実施例のパリティエラー発生禁止回路
のクロック断検出部とインヒビット回路の構成を示すブ
ロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来のパリティエラー発生禁止回路のブロック
図である。 図において、■はクロック断検出部、１１．．１１□。 １１ｉはフリップフロップ、１２．、１２！はアンドゲ
ート、１３はオアゲート、２はインヒビット回路、２８
，２２はフリップフロップ、２．はアンドゲートである
。
Claims (1)
- 【特許請求の範囲】 ある周波数（Ｆ＿Ｓ）の送信側クロック（ＣＫ＿Ｓ）か
ら該送信側クロック（ＣＫ＿Ｓ）の周波数（Ｆ＿Ｓ）よ
り高いが該送信側クロック（ＣＫ＿Ｓ）の周波数の２倍
の周波数（２Ｆ＿Ｓ）よりは低い周波数（Ｆ＿Ｒ）の受
信側クロック（ＣＫ＿Ｒ）への乗り換えを行うメモリ（
２００）の入力と出力でパリティーチェックを行い、送
信側クロック（ＣＫ＿Ｓ）の入力断時には受信側に発生
するパリティエラー情報の送出を禁止するパリティエラ
ー発生禁止回路において、 該受信側クロック（ＣＫ＿Ｒ）の連続した３ビットが送
信側クロック（ＣＫ＿Ｓ）と同じレベル（Ｈ又はＬ）と
なる事により送信側クロック（ＣＫ＿Ｓ）の入力断を検
出するクロック断検出部（１）と、常時はレベル（Ｈ）
の固定された符号入力を該メモリの受信側データの長周
期のフレーム信号により順次シフトする２段のフリップ
フロップ（２＿１、２＿２）の出力と該メモリ（２００
）の受信側データのパリテイエラーとの論理積（２＿３
）をパリテイエラー出力とするインヒビット回路（２）
を具え、 該クロック断検出部（１）が送信側クロックＣＫ＿Ｓの
入力断を検出した時は、その検出信号によりインヒビッ
ト回路（２）の２段のフリップフロップ（２＿１、２＿
２）をリセットしてパリテイエラー出力の送出が即時に
禁止されることを特徴としたパリテイエラー発生禁止回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1469890A JPH03219735A (ja) | 1990-01-24 | 1990-01-24 | パリティエラー発生禁止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1469890A JPH03219735A (ja) | 1990-01-24 | 1990-01-24 | パリティエラー発生禁止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219735A true JPH03219735A (ja) | 1991-09-27 |
Family
ID=11868407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1469890A Pending JPH03219735A (ja) | 1990-01-24 | 1990-01-24 | パリティエラー発生禁止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219735A (ja) |
-
1990
- 1990-01-24 JP JP1469890A patent/JPH03219735A/ja active Pending
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