JPH0414258A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えば微細加工を施した集積回路等を備えた
半導体装置に間するものであり、特に、コンタクト抵抗
の低減に関するものである。

［従来の技術］ 従来、サブミクロン微細加工により形成された半導体装
置におけるコンタクトホールの作成技術においては、埋
め込み技術が主流となフており、その埋め込む材料とし
ては、例えば、タングステンン（Ｗ）、多結晶シリコン
（Ｐｏｌｙ　　Ｓｉ）アルミニウム（ＡＪ２）等が使用
されている。

［発明が解決しようとする課題］ しかしながら、上記のような材料を用いると、夫々次の
ような欠点がある。

１、タングステン（Ｗ）の場合 コンタクトホール、スルーホールの選択堆積が行なえる
という有利性を有するものの、再現性に難がある。また
、プロセス条件（特に表面清浄化プロセス）に対して敏
感であり難しい。さらに、ｎ０領域上とＰ゛領域上とで
は、成長速度が違うので集積回路上で凹凸が生じる。

２、アルミニウム（八１）の場合 ５００℃近傍の高温でバイアスを加えつつＡｎをホール
に埋め込むので、高温に耐えられるバリアメタルを単結
晶シリコンの間に設ける必要がある。また、高温のため
通常よりバリアメタルが厚くなるので抵抗が大となる。

３、多結晶シリコンの場合 従来技術（ＬＰＣＶＤ法）をそのまま流用できるが、Ｗ
、Ａｎに対してコンタクト抵抗が大になる。

このコンタクト抵抗は、埋め込まれた多結晶シリコン自
体の抵抗と、金属とのオーミック抵抗とにより形成され
るが、一般には、オーミック抵抗が支配的である。

本発明は、簡単な構成によりコンタクト抵抗の低減を図
るようにした半導体装置を提供することを目的とする。

［課題を解決するための手段］ 請求項１の発明は、半導体基板上に多結晶層と金属電極
とを少なくともその順序で積層して成り、前記多結晶層
は、前記半導体基板の材料と同族元素の材料であって該
半導体基板の材料の禁制帯幅に比べて狭い禁制帯幅を有
することを特徴とする 請求項２の発明は、請求項１の半導体装置において、前
記半導体基板がＳｉから成り、前記多結晶層がＳｉ、Ｇ
ｅ、Ｓｎのいずれかの混晶あるいは単体の材料であるこ
とを特徴とする 請求項３の発明は、請求項１または請求項２の半導体装
置において、前記と金属電極との間に高融点金属あるい
はシリサイド、Ｔｉ、Ｎ、ＴｉＷ等から成るバリアメタ
ル層を介在させたことを特徴とする 請求項４の発明は、請求項１〜３までのいずねか１項に
記載の半導体装置において、前記多結晶層が、互いに材
料組成の異なる多層構造であることを特徴とする 請求項５の発明は、請求１〜４までのいずれか１項に記
載の半導体装置において、前記多結晶層が他の層に埋め
込まれている構造を有することを特徴とする。

［作用コ コンタクトホールに埋め込む材料として、シリコンに比
べて禁制帯幅の狭い材料、主としてシリコン系混晶、第
■族元素を用いることにより、抵抗の低減を計る。

［実施例コ コンタクトにおける接触抵抗についてまず説明する。

第２図は半導体と金属の接触における電位を説明する図
である。ｎ形半導体と金属の接触は、金属の仕事間数φ
２と半導体の電子親和力χＳの関係で二種類の形をとる
。

第２図に示すように、φＭ〉χＳの場合、ショットキー
型の接触状態になり、金属と半導体の間にφ２−χ、の
障壁が生じる。一方、φＭくχＳの場合はオーミック型
の接触状態になり低抵抗接触になる。第２図（ａ）、（
ｃ）は接触前、同図（ｂ）、（ｄ）は接触後における電
位図を示す。

なお、φＭくχ５の場合を理想とするが、通常はφＭ〉
χＳである場合がほとんどである。

表１はその数値例を示したものである。

表１ 主たる金属の仕事関数φ２および半導体の電子親和力χ
８ 本発明ではシリコン（Ｓｉ）を主たる対象として、述べ
るが、Ｓｉは禁制帯幅が約１．１ｅＶであるので、前記
表１の左欄の金属（このうちＭｇおよびｐｔを除く）は
禁制寄生に存在する。ｎ形Ｓｉに対してはＭｇがオーミ
ック接触となり、低抵抗性を示すが、Ｐ形Ｓｉに対して
は高抵抗となる。Ｐ形Ｓｉに対してはｐｔあるいはＰｄ
が低抵抗になる。但し、ｎ形、Ｐ形の両者を同時に低抵
抗化することはできない。なお、ｎ形とＰ形に対して二
種類の金属を用いるようにするのはプロセス工程を増加
させることになる。

ショットキー接触時の金属半導体接触系での全電流は、
熱電子放射電流とトンネル電流との和で示され、全電流
中の両電流成分の割合は、夫々障壁の高さ、温度、ドー
ピング濃度に依存する。低濃度ドーピングの場合、例え
ば、ｎ形不純物濃度Ｎ０がＮ（、＜　１０　”　［ｃ　
ｍ−”］を成立させている領域では、熱電子放出機構に
より支配される。ここで、コンタクト抵抗率ρ。は、 ｐｃ　ｃｃｋ／ｑ−Ａ　’　・Ｔ　（ｅｘｐ　（φ、　
／ｋＴ　）　）・・・　（１） で表される。

ここで、ｋはボルツマン定数、ｑは単位電荷、Ａ″はリ
チャードソン定数、Ｔは絶対温度、φ６は障壁高さであ
る。

ドーピング濃度が高い場合は、トンネル機構が支配的と
なる。

ρｃｃｃ６）（ｐ（φＢ／ＮＤ）　　　−（２）ここで
、不純物濃度Ｎ、は、通常のコンタクトでは１０１７［
ｃｍ−３層以上でありコンタクト機構によって支配され
る。トンネル機構では不純物濃度が高い程抵抗率ρ。は
小さく、かつ、障壁の高さφＳの依存性も小さくなるが
、低いコンタクト抵抗率の実現には障壁の高さφ、が小
さい方がよい。

ｎ形、Ｐ形に対する障壁の高さ、φａｎ、φＩは半導体
の禁制帯幅Ｅｇに対して、 φＩ＋φａｐ＝Ｅｇ　　　　　　　　　　　（３）の関
係にある。故に、ｎ形およびＰ影領域に対して、同時に
コンタクトするには禁制帯幅の中間位置程度に仕事関数
φ２を有する材料を選ぶ方がよい。また、障壁の高さφ
ａを小さくするためにはＥｇの小さい材料をＳｉの上に
堆積する構造の方が有利となる。

第３図は、金属−ｎ形半導体のニネルギーバント図を示
す。第３図（ａ）は整流性を示すショットキー障壁が形
成される場合、第３図（ｂ）、（Ｃ）はトンネル機構に
よるオーミック接触状態が形成される場合であり、第３
図（Ｃ）は接触面近傍に狭い半導体禁制帯幅の箇所を有
する場合であり、本発明ではこの箇所を多結晶によって
形成する構成にしている。

第１図は本発明の第１実施例である。

１はＰ形基板、２はｎ９層であり、３は該ｎ０層２にコ
ンタクトをとるためのＳ　１−Ｇｅの混晶から成る多結
晶層、４は電極金属Ａｒｔ−Ｓｉである。

Ｓｉの禁制ｆｆ幅は１．１　　［ｅＶ］、Ｇｅの禁制ｆ
幅は０．７　［ｅＶ］であるので、Ｓ　ｉ　−Ｇｅ混晶
は、常にＳｉより禁制帯幅が狭く、また、混合が容易に
行なえるので、混晶形成を容易に行うことができる。

次に、第４図（ａ）〜（ｅ）に基づき、本実施例の製造
工程について説明する。

（１）基板１上に高濃度層２を形成し、該高濃度層２上
にボロン、リンを含んだ５ｉｎ２　（ＢＰＳＧ）を堆積
する（第４図（ａ））。

（２）次に、コンタクト穴をあける（第４図（ｂ）。

（３）Ｓ　１−Ｇｅの混晶の多結晶層３を低圧化学堆積
（ＬＰＣＶＤ）法により堆積する。ガスはジシラン（Ｓ
ｉ２Ｈａ）、ゲルマン（ＧｅＨ４）を用い、真空度が１
０−２［Ｔｏｒｒコオーダーの下であって５００〜ｓｏ
ｏ［’Ｃ］の間の温度下で堆積をさせる。その後、イオ
ン注入によりＡＳあるいはＰをドープして、６００〜８
００［ｔコで熱処理をする（′ｔＳ４図（Ｃ））。

（４）その後、レジストをスピン・コーティングした後
、エッチバック法により前記多結晶をコンタクト以外除
去する（第４図（ｄ））。

（５）次いで、電極金属となるＡＩＬ−３ｔをスパッタ
により堆積した後、パターニングする（第４図（ｅ））
。

上記工程により第１実施例を作成できる。

上記説明から明らかなように、Ｇｅの混入率が高い程禁
制帯幅は狭くなり、コンタクト抵抗は低下する。

なお、通常のエピタキシャル成長を行った場合、Ｓｉと
５ｔ−Ｇｅの格子不整のため、Ｇｅの比率が１０％を越
えると転位が入る。また、格子不整のためにＳｉとＳ　
１−Ｇｅの界面にストレスが加わり、元来単結晶である
Ｓｉ中へも欠陥が導入される場合が生じる。しかし、本
発明のように多結晶を用いると、その多結晶の有利性に
よりこのストレスの形成が回避できるので、高性能なコ
ンタクトを作成できる。

第５図は、本発明の第２実施例を示すものであり、コン
タクトホールの内部に多結晶シリコン層１０を埋め込み
、ざらに該多結晶シリコン層１０の上部にＧｅの濃度の
多いＳ　１−Ｇｅの多結晶層３を形成する。なお、Ｓ　
１−Ｇｅの代わりにＧｅを用いると、金属との接触部の
禁制帯幅が０．７［ｅＶ］程度になりさらに好適である
。

第６図は第３実施例を示すものであり、多結晶層３と金
属メタル４との間にバリアメタル２０を介在させている
。多結晶は単結晶よりＡｎ等の金属と反応しやすいので
、Ｗ、ＴｉＮ、Ｍｏ等あるいはシリサイドなどを介在さ
せると、多結晶のコンタクトが安定になり、コンタクト
抵抗のバラツキも低減できる。

多結晶層３は１００％のＧｅの多結晶であってもよい。

ＧｅはＡｆＬとＳｉより共晶温度も低いので、コンタク
トとしては不安定になるが、バリアメタルを介するとそ
れを回避できる。

第■族の元素としては他にスズ（Ｓｎ）を用いてもよい
。Ｓｎのうちα−Ｓｎは禁制帯幅がＯ○８　［ｅＶ］程
度の共有結合体を形成できる。

従来、ＳｎとＳｉあるいはＳｎとＧｅはＳｎが１％以上
混合すると、相分離するため混晶の形成はできないとさ
れるが、これは融液中の高温で作成することによる結果
であり、例えばＭＢＥ−法を用い５ｎＧｅのＳｎが８％
含んだものをＩｎＳｂ上にエピタキシャル成長させるこ
とができる。

上記実施例においては、真空中の電子ビームを使った蒸
着法（ＭＢＥも含む）により、Ｓｎを含んだ多結晶を使
用する。Ｇｅ−３ｎの組み合せが最も禁制帯幅が狭くな
るが、５ｉ−Ｓｎあるいは５ｉ−Ｇｅ−５ｎの第■族混
晶であってもよい。

第■族の混晶多結晶体であれば、基板がＳｉにより形成
されている場合、Ｓｉの不純物として作用することがな
く、価電子制御に影響しないので、好適である。

上記混晶を作成する方法として、プラズマ法を用いても
よい。例えば、５ｉ−５ｎの混晶を作成する場合、Ｓｉ
Ｈ４および５ｎ（ＳＨｓ）４、並びにキャリアガスのＨ
２を用いて堆積させると、アモルファス、あるいは微結
晶、多結晶状の層を容易に形成できる。

第７図はプラズマ法によりアモルファス５ｉ−Ｓｎを各
組成比Ｘで作成した後、光学的な禁制帯幅を測定した例
であるが、光学的な禁制帯幅を有する材料は熱処理する
ことにより容易に多結晶化できる。他の手法としては、
多結晶５ｉｌＣ３ｎ、あるいはＧｅをイオン注入法によ
り導入し、その後熱処理を行ない、多結晶ＳＬの表面層
のみに５ｉ−３ｎ、５ｉ−Ｓｎ−Ｇｅの多結晶領域を作
成することも考えられる。Ｓｎを含んた混晶を作成する
場合には、熱的不平衡状態を用いたプロセスにより作成
できる。

本発明においては、第■族元素のＳｉに対しては、同族
のＧｅ、Ｓｎを使用することが重要である。これはＧｅ
、ＳｎはＳｉに対して電気的に悪影響をもたらすことが
ないからである。また、これら同族元素は拡散係数がＳ
ｉ中で他の不純物より遅いので、単結晶中の組成まで影
響を与える恐れがない。

′８８図は第４実施例を示すものであり、バイポーラ・
トランジスタのコンタクト部分に、５ｉ−Ｇｅ−３ｎの
多結晶層３０を形成した例である。

なお、同図において、４０は金属、６０．６１は夫々ｎ
゛多結晶シリコンから成るニミッタ電極、コレクタ１Ｅ
ｔｉ！ｉ、７０はｐ０多結晶シリコンから成るベース電
極、１００はＳｉＯｘ酸化膜層、２０ＱはＳｉ３Ｎ４層
である。

かかる構成は、ＭＯＳトランジスタのソース・トレイン
の取り出し部においても同様に通用することができる。

ＭｏＳトランジスタの場合は多結晶シリコンの積層をし
なくても済み、さらに、ソース・ドレインの接合の浅化
にとっても極めて好都合である。

この発明は、同族元素の多結晶体を用いることが特徴で
あるので、他の半導体、例えば第１Ｕ−第Ｖ族のＧａＡ
ｓの基板であれば、ｒｎＰ、ＩｎＳｂ、ＩｎＧａＰ等の
禁制帯幅の狭い多結晶を取り出し部として形成すればよ
い。要するに、基板と同族系のものを用いればよい。

［発明の効果］ 以上のように、請求項１の発明によれば、半導体基板上
に多結晶層と金属電極とを少なくともその順序で積層し
て成り、前記多結晶層は、前記半導体基板の材料と同族
元素の材料であって該半導体基板の材料の禁制ｆｌｉに
比べて狭い禁制ｆ幅を有することを特徴とするので、従
来より知られている多結晶シリコンを使った技術（例え
ばＬＰＣＶＤ法、ＥＢ蒸着法、イオン注入法、プラズマ
法等）をそのまま流用することができ、量産に好適であ
る一方、コンタクト抵抗の低減、具体的にはオーミック
接触抵抗の低下が実現できる。

また、第■族元素の混晶を用いるので、半導体装置を構
成するＳｉに対して悪影響を与えないばかりか、多結晶
を使うので、ストレス等により悪い影響を与えない。

請求項２の発明によれば、請求項１の半導体装置におい
て、前記半導体基板がＳｉから成り、前記多結晶層がＳ
ｉ、Ｇｅ、Ｓｎのいずれかの組合せの混晶あるいはいず
れかの単体の材料であることを特徴とするので、Ｓｉを
主体とする通富の半導体装置に通用でき好適である。

請求項３の発明によれば、請求項１または請求項２０半
導体装置において、前記と金属電極との間に高融点金属
あるいはシソサイド、Ｔｉ、Ｎ１ＴｉＷ等から成るバリ
アメタル層を介在させたことを特徴とするので、多結晶
のコンタクトが安定になり、コンタクト抵抗のバラツキ
も低減することができる。

請求項４の発明によれば、請求項１〜３までのいずれか
１項に記載の半導体装置において、前記多結晶層が、互
いに材料組成の異なる多層構造であることを特徴とする
ので、所望の禁制ｆ幅を任意に選定することができ好適
である。

請求項５の発明によれば、請求項１〜４までのいずれか
１項に記載の半導体装置において、前記多結晶層が他の
層に埋め込まれている構造を有することを特徴とするの
で、金属電極との接触部のみを禁制帯幅の狭いもので形
成でき、歩留まり良く作成できる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す断面図、第２図は金
属とｎ形半導体との接触状態における電位を示す模式図
、第３図は金属とｎ形半導体との位を示す模式図、第３
図は金属とｎ形半導体との各種接触時におけるエネルギ
ーバンドを説明する模式図、第４図は第１実施例の作成
工程を説明する断面図、第５図は本発明の第２実施例を
示す断面図、第６図は本発明の第３実施例を示す断面図
、第７図はＳｎの組成比に対する光学的な禁制帯幅との
関係を示すグラフ、第８図は本発明の第４実施例を示す
断面図である。 １・・・基板、３・・・多結晶層、４・・・金属電極、
２０・・・バリアメタル。 第 ■ 図 第 図 第 図 第 図 （ａ） （ｂ） （Ｃ） （ｄ） （ｃ）、（ｄ）　　φＭ＜　７′５ 第 図 第 図 第 図

Claims (5)

【特許請求の範囲】
1. （１）半導体基板上に多結晶層と金属電極とを少なくと
   もその順序で積層して成り、前記多結晶層は、前記半導
   体基板の材料と同族元素の材料であって該半導体基板の
   材料の禁制帯幅に比べて狭い禁制帯幅を有することを特
   徴とする半導体装置。
2. （２）請求項１の半導体装置において、前記半導体基板
   がＳｉから成り、前記多結晶層がＳｉ、Ｇｅ、Ｓｎのい
   ずれかの組合せの混晶あるいはいずれかの単体の材料で
   あることを特徴とする半導体装置。
3. （３）請求項１または請求項２の半導体装置において、
   前記と金属電極との間に高融点金属あるいはシリサイド
   、Ｔｉ、Ｎ、ＴｉＷ等から成るバリアメタル層を介在さ
   せたことを特徴とする半導体装置。
4. （４）請求項１〜３までのいずれか１項に記載の半導体
   装置において、前記多結晶層が、互いに材料組成の異な
   る多層構造であることを特徴とする半導体装置。
5. （５）請求項１〜４までのいずれか１項に記載の半導体
   装置において、前記多結晶層が他の層に埋め込まれてい
   る構造を有することを特徴とする半導体装置。