JPH04137064U - 半導体装置の構造 - Google Patents
半導体装置の構造Info
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- JPH04137064U JPH04137064U JP4543891U JP4543891U JPH04137064U JP H04137064 U JPH04137064 U JP H04137064U JP 4543891 U JP4543891 U JP 4543891U JP 4543891 U JP4543891 U JP 4543891U JP H04137064 U JPH04137064 U JP H04137064U
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 238000005452 bending Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 表面実装タイプの半導体装置の厚さを薄くす
る。 【構成】 リードフレーム1,2,3のチップ搭載面3
a、ワイヤボンディング面1b,2bを半導体装置の実
装面7に対して角度θをもって傾斜させ、この傾斜を利
用して半導体装置の厚みを薄くする。
る。 【構成】 リードフレーム1,2,3のチップ搭載面3
a、ワイヤボンディング面1b,2bを半導体装置の実
装面7に対して角度θをもって傾斜させ、この傾斜を利
用して半導体装置の厚みを薄くする。
Description
【0001】
本考案は半導体装置に関し、特に表面実装タイプの半導体装置の構造に関する
。
【0002】
従来、表面実装タイプの半導体装置は図2に示すように、リードフレーム17
のチップ搭載面17aに半導体チップ19が搭載され、半導体チップ19の電極
とリードフレーム15,16のワイヤボンディング面との間がボンディングワイ
ヤ20で結線され、半導体チップ19、ボンディングワイヤ20及びボンディン
グ箇所の外周が樹脂18にて被覆されて気密封止されており、樹脂18からリー
ドフレーム15,16,17の一部が外部端子15a,16a,17bとして同
一平面上で導出されて表面実装タイプの構造に構成されている。
【0003】
ここで、従来の半導体装置構造では、チップ搭載面17a、ワイヤボンディン
グ面が半導体装置の実装面21に対して平行になっている。
【0004】
上述した従来の半導体装置は、半導体チップ19とリードフレーム15,16
とを接続するボンディングワイヤ20のたわみ部分の高さの制限を受け、樹脂1
8の厚みの薄形化を実現することが困難であった。
【0005】
本考案の目的は装置本体の薄形化を実現した半導体装置の構造を提供すること
にある。
【0006】
前記目的を達成するため、本考案に係る半導体装置の構造においては、表面実
装タイプの半導体装置であって、
リードフレームのチップ搭載面及びワイヤボンディング面が、該半導体装置の
実装面に対し角度をもって傾斜したものである。
【0007】
本考案では、チップ搭載面及びワイヤボンディング面を半導体装置の実装面に
対して角度θをもって傾斜させ、この傾斜を利用して高さ寸法にcosθを乗算
した値に高さ寸法が縮小されるようにしたものである。
【0008】
次に本考案の一実施例を図により説明する。
【0009】
図1(a)は、本考案の一実施例を示す斜視図、(b)は、同側面図である。
【0010】
図1(a),(b)において、気密封止用樹脂4内には、チップ搭載面3aを
なすリードフレーム3、ボンディングワイヤ6を結線するリードフレーム1,2
が含まれており、各リードフレーム1,2,3の一部が樹脂4外に導出し、これ
らが外部端子1a,2a,3bとしての働きをもっている。
【0011】
外部端子1a,2a,3bは樹脂4に形成された半導体装置の実装面7と平行
な面内に設けられている。
【0012】
本実施例では、リードフレーム3のチップ搭載面3a、リードフレーム1,2
のワイヤボンディング面1b,2bが半導体装置の実装面7に対して角度θをも
って傾斜している。ここに、リードフレーム3のチップ搭載面3a、リードフレ
ーム1,2のワイヤボンディング面1b,2bが同一方向に向けて傾斜している
。
【0013】
したがって、本実施例によれば、チップ搭載面3a、ワイヤボンディング面1
b,2bは、実装面7に対して角度θをもって傾斜しているため、ボンディング
ワイヤ6のたわみ部分の高さが実効的にcosθを乗算した値となり、その分だ
け高さ寸法が低く抑えられ、その結果半導体装置の厚さを薄くすることが可能と
なる。
【0014】
以上説明したように本考案によれば、チップ搭載面、ワイヤボンディング面を
実装面に対して傾斜させたため、その傾斜を利用して半導体装置の実質的な厚み
を薄くすることができる。
【図1】(a)は本考案の一実施例を示す斜視図、
(b)は同側面図である。
(b)は同側面図である。
【図2】従来例を示す斜視図である。
1,2,3 リードフレーム
1b,2b リードフレームのワイヤボンディング面
3a リードフレームのチップ搭載面
5 半導体チップ
6 ボンディングワイヤ
7 半導体装置の実装面
Claims (1)
- 【請求項1】 表面実装タイプの半導体装置であって、
リードフレームのチップ搭載面及びワイヤボンディング
面が、該半導体装置の実装面に対し角度をもって傾斜し
たことを特徴とする半導体装置の構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4543891U JP2519597Y2 (ja) | 1991-06-17 | 1991-06-17 | 半導体装置の構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4543891U JP2519597Y2 (ja) | 1991-06-17 | 1991-06-17 | 半導体装置の構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04137064U true JPH04137064U (ja) | 1992-12-21 |
JP2519597Y2 JP2519597Y2 (ja) | 1996-12-04 |
Family
ID=31925298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4543891U Expired - Fee Related JP2519597Y2 (ja) | 1991-06-17 | 1991-06-17 | 半導体装置の構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2519597Y2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001003184A1 (en) * | 1999-07-02 | 2001-01-11 | Rohm Co., Ltd. | Electronic part |
-
1991
- 1991-06-17 JP JP4543891U patent/JP2519597Y2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001003184A1 (en) * | 1999-07-02 | 2001-01-11 | Rohm Co., Ltd. | Electronic part |
KR100633113B1 (ko) * | 1999-07-02 | 2006-10-11 | 롬 가부시키가이샤 | 전자부품 |
Also Published As
Publication number | Publication date |
---|---|
JP2519597Y2 (ja) | 1996-12-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |