JPH04125902A - 三端子積層チップバリスタ - Google Patents
三端子積層チップバリスタInfo
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- JPH04125902A JPH04125902A JP2246877A JP24687790A JPH04125902A JP H04125902 A JPH04125902 A JP H04125902A JP 2246877 A JP2246877 A JP 2246877A JP 24687790 A JP24687790 A JP 24687790A JP H04125902 A JPH04125902 A JP H04125902A
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Landscapes
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Non-Adjustable Resistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、各種電子回路におけるサージ吸収素子、電圧
安定化素子などとして用いられる電圧非直線抵抗素子で
あるバリスタに関する。
安定化素子などとして用いられる電圧非直線抵抗素子で
あるバリスタに関する。
〔従来の技術］
電圧非直線抵抗素子の電気特性は、次に示す実験式で表
される。
される。
Ｉ／ ｉ＝ （Ｖ／Ｖｉ）“
ここで、■は、素子を流れる電流、■は、印加電圧であ
り、Ｖｉは、電流が１アンペア流れるときの電圧で、通
常１ｍＡの値を取り、立ち上がり電圧Ｖｌ ｍＡと称さ
れる。αは、電圧非直線係数と称され、バリスタを使用
した電気回路の電圧がいかに制御されるかを示したもの
で、αが大きいほど電圧制御性に優れている。
り、Ｖｉは、電流が１アンペア流れるときの電圧で、通
常１ｍＡの値を取り、立ち上がり電圧Ｖｌ ｍＡと称さ
れる。αは、電圧非直線係数と称され、バリスタを使用
した電気回路の電圧がいかに制御されるかを示したもの
で、αが大きいほど電圧制御性に優れている。
バリスタとしては従来酸化亜鉛に微量の添加物を加えて
円板状に成形した後、焼結して得られるディスク型素子
があるが、これは立ち上がり電圧を２０Ｖ以下にするこ
とが困難である。
円板状に成形した後、焼結して得られるディスク型素子
があるが、これは立ち上がり電圧を２０Ｖ以下にするこ
とが困難である。
一方、最近のＩＣ，ＬＳＩ、個別半導体素子の発達とそ
れに伴う電子回路のデジタル化、低電圧化により５０Ｖ
以下の低電圧領域での耐サージ保護に対する要求が高ま
っており、従来の円板型の酸化亜鉛バリスタでは、これ
らの用途には十分対応できない。
れに伴う電子回路のデジタル化、低電圧化により５０Ｖ
以下の低電圧領域での耐サージ保護に対する要求が高ま
っており、従来の円板型の酸化亜鉛バリスタでは、これ
らの用途には十分対応できない。
仕方、酸化亜鉛を主成分とする原料粉末に有機溶媒、有
機バインダ、可塑剤などを混合し、これをシート状にキ
ャスティング成膜してこれに内部電極ペーストを印刷し
たのち積層一体化し、その後、焼結して作製する積層チ
ップバリスタは、シートの膜厚を数］−μｍにすること
により焼結体中の内部電極間の距離を同じく数十ＩＬｍ
にすることができるため、電極間の粒子数に比例するＶ
ｌｍＡを最低８Ｖ程度まで下げることができる。このも
のは、非直線係数が良好であり、また、内部電極の総数
を増やすことにより電極面積を有効に増やせるため、デ
ィスク型素子に較べ小型で高い耐サージ性能を有してお
り、半導体素子のサージ保護用素子として実用化され注
目を集めている。
機バインダ、可塑剤などを混合し、これをシート状にキ
ャスティング成膜してこれに内部電極ペーストを印刷し
たのち積層一体化し、その後、焼結して作製する積層チ
ップバリスタは、シートの膜厚を数］−μｍにすること
により焼結体中の内部電極間の距離を同じく数十ＩＬｍ
にすることができるため、電極間の粒子数に比例するＶ
ｌｍＡを最低８Ｖ程度まで下げることができる。このも
のは、非直線係数が良好であり、また、内部電極の総数
を増やすことにより電極面積を有効に増やせるため、デ
ィスク型素子に較べ小型で高い耐サージ性能を有してお
り、半導体素子のサージ保護用素子として実用化され注
目を集めている。
［発明が解決しようとする課題］
積層型バリスタは、チップ状であるため外装することな
しにハンダリフローなどにより容易に混成回路上に表面
実装できるが、同一基板上に複数個の素子を実装する場
合が多く、これらを個別に実装していては実装面積が大
きく必要となること、及び実装工数が多大になるという
欠点があった。
しにハンダリフローなどにより容易に混成回路上に表面
実装できるが、同一基板上に複数個の素子を実装する場
合が多く、これらを個別に実装していては実装面積が大
きく必要となること、及び実装工数が多大になるという
欠点があった。
本発明の目的はワンチップでの多機能化、実装面積の節
約と、実装コストの削減を可能とした三端子積層チップ
バリスタを提供することにある。
約と、実装コストの削減を可能とした三端子積層チップ
バリスタを提供することにある。
［課題を解決するための手段］
前記目的を達成するため、本発明に係る三端子積層チッ
プバリスタにおいては、焼結体と、内部電極と、外部電
極とを有する二端子積層チップバリスタであって、 焼結体は、電圧非直線性を有するものであり、内部電極
は、焼結体中に所望の間隔をもち、かつ互いに重なるよ
うに層状に積層されたもので、一部の端部が一層おきに
異なる焼結体の側面にそれぞれ露出したものであり、 該内部電極は、少なくとも２組備えられており、外部電
極は、焼結体の側面に形成されたもので、少なくとも２
組の内部電極に接続されたものである。
プバリスタにおいては、焼結体と、内部電極と、外部電
極とを有する二端子積層チップバリスタであって、 焼結体は、電圧非直線性を有するものであり、内部電極
は、焼結体中に所望の間隔をもち、かつ互いに重なるよ
うに層状に積層されたもので、一部の端部が一層おきに
異なる焼結体の側面にそれぞれ露出したものであり、 該内部電極は、少なくとも２組備えられており、外部電
極は、焼結体の側面に形成されたもので、少なくとも２
組の内部電極に接続されたものである。
［作用］
本発明の三端子積層チップバリスタは同一チップ内に少
なくとも２組の内部電極を有する。したがって、同一の
ＶｌｍＡ又は異なるＶｌｍＡのバリスタ素子を２個含め
ることができるため、ワンチップでの多機能化、実装面
積の節約と実装コストの削減が可能である。
なくとも２組の内部電極を有する。したがって、同一の
ＶｌｍＡ又は異なるＶｌｍＡのバリスタ素子を２個含め
ることができるため、ワンチップでの多機能化、実装面
積の節約と実装コストの削減が可能である。
［実施例〕
以下、本発明の実施例を図により説明する。
（実施例１）
第１図（ａ）は、本発明の実施例１を示す斜視図、第１
図（ｂ）は、２組の内部電極を示す断面図、第１図（Ｃ
）は、焼結体を示す側面図である。
図（ｂ）は、２組の内部電極を示す断面図、第１図（Ｃ
）は、焼結体を示す側面図である。
図において、焼結体３は、電圧非直線性を示すもので、
その外形形状が長方体に形成されている。
その外形形状が長方体に形成されている。
内部電極４ａ、 ５ａ、 ４ｂ、 ５ｂは、焼結体３内
に所望の間隔をもち、かつ互いに重なるように積層され
ており、内部電極４ａ、 ５ａ、 ４ｂ、 ５ｂは、焼
結体３内に左右に分けて２組設けである。
に所望の間隔をもち、かつ互いに重なるように積層され
ており、内部電極４ａ、 ５ａ、 ４ｂ、 ５ｂは、焼
結体３内に左右に分けて２組設けである。
左右の内部電極４ａ、 ４ｂは、一部の端部４Ｃが焼結
体３の対向する短辺側の側面３ａ、 ３ａにそれぞれ露
出している。また、左右の内部電極５ａ、 ５ｂは、部
の端部５ｃが焼結体３の対向する長辺側の側面３ｂ。
体３の対向する短辺側の側面３ａ、 ３ａにそれぞれ露
出している。また、左右の内部電極５ａ、 ５ｂは、部
の端部５ｃが焼結体３の対向する長辺側の側面３ｂ。
３ｂにそれぞれ露出している。
また、焼結体３には、対向する短辺側の側面３ａ。
３ａに第１及び第２の外部電極１ａ、 ｌｂがそれぞれ
設けられ、かつ対向する長辺側の側面３ｂ、 ３ｂに第
３及び第４の外部電極２ａ、 ２ｂがそれぞれ設けられ
ている。
設けられ、かつ対向する長辺側の側面３ｂ、 ３ｂに第
３及び第４の外部電極２ａ、 ２ｂがそれぞれ設けられ
ている。
第１の外部電極１ａには、焼結体３内に設けた２組の内
部電極４ａ、 ５ａ、 ４ｂ、 ５ｂのうち、第２図（
ｂ）十人側の内部電極４ａが焼結体３の側面３ａに露出
した端部４Ｃを介して電気的に接続されている。
部電極４ａ、 ５ａ、 ４ｂ、 ５ｂのうち、第２図（
ｂ）十人側の内部電極４ａが焼結体３の側面３ａに露出
した端部４Ｃを介して電気的に接続されている。
第２の外部電極１ｂには、第２図（ｂ）中布側の内部電
極４ｂが焼結体３の側面３ａに露出した端部４Ｃを介し
て電気的に接続されている。
極４ｂが焼結体３の側面３ａに露出した端部４Ｃを介し
て電気的に接続されている。
第３の外部電極２ａ及び第４の外部電極２ｂには、焼結
体３内に設けた左右の内部電極５ａ、 ５ｂが焼結体３
の側面３ｂに露出した端部５Ｃを介して電気的に接続さ
れている。
体３内に設けた左右の内部電極５ａ、 ５ｂが焼結体３
の側面３ｂに露出した端部５Ｃを介して電気的に接続さ
れている。
本発明に係るバリスタを製造するには、まず酸化亜鉛、
酸化アンチモン、酸化クロム、酸化マンガン、酸化コバ
ルト、及びホウケイ酸鉛亜鉛ガラスの粉末を純水、樹脂
コートボールと混合し樹脂の内張りを施したボールミル
ボットにより４０時間混合する。次に、フィルタープレ
スにより濾過したのち乾燥し混合粉末を得る。有機溶媒
、有機バインダ、可塑剤を加え撹拌混合しスラリー状に
した後ドクターブレード法によりキャリアフィルム状に
６０１１ｍの厚さで成膜しセラミックグリーンシートを
得る。これを所定の形状に打ち抜いた後、パラジウムペ
ーストを用いて所定の形状の内部電極パターンをスクリ
ーン印刷により形成する。これらのグリーンシートは目
的とする耐サージ性能に応じて必要枚数だけ、かつ所定
の順序で金型内に積層し熱プレス機を用いて熱圧着一体
化させる。
酸化アンチモン、酸化クロム、酸化マンガン、酸化コバ
ルト、及びホウケイ酸鉛亜鉛ガラスの粉末を純水、樹脂
コートボールと混合し樹脂の内張りを施したボールミル
ボットにより４０時間混合する。次に、フィルタープレ
スにより濾過したのち乾燥し混合粉末を得る。有機溶媒
、有機バインダ、可塑剤を加え撹拌混合しスラリー状に
した後ドクターブレード法によりキャリアフィルム状に
６０１１ｍの厚さで成膜しセラミックグリーンシートを
得る。これを所定の形状に打ち抜いた後、パラジウムペ
ーストを用いて所定の形状の内部電極パターンをスクリ
ーン印刷により形成する。これらのグリーンシートは目
的とする耐サージ性能に応じて必要枚数だけ、かつ所定
の順序で金型内に積層し熱プレス機を用いて熱圧着一体
化させる。
得られた積層体はダイシングソーにより素子形状に切断
し５００℃で脱脂したのち１０００℃で焼結させて焼結
体を得る。この焼結体に銀を主成分とする外部電極ペー
ストを塗布したのち６００℃で焼付けし三端子積層チッ
プバリスタを得る。
し５００℃で脱脂したのち１０００℃で焼結させて焼結
体を得る。この焼結体に銀を主成分とする外部電極ペー
ストを塗布したのち６００℃で焼付けし三端子積層チッ
プバリスタを得る。
本実施例では積層チップバリスタの焼結後の素子外径寸
法は長さ４．５ｍｍ、幅が３．２ｍｍ、高さ２．０ｍｍ
であった。内部電極は２組ともそれぞれ４０層とし合計
の内部電極面積は２５０ｍｍ 、電極間距離すなわち酸
化亜鉛を主成分とするセラミックの１層の厚みは３６層
１ｍであった。ＶｌｍＡは１２Ｖ、サージ耐量は２端子
間で１００Ａであった。
法は長さ４．５ｍｍ、幅が３．２ｍｍ、高さ２．０ｍｍ
であった。内部電極は２組ともそれぞれ４０層とし合計
の内部電極面積は２５０ｍｍ 、電極間距離すなわち酸
化亜鉛を主成分とするセラミックの１層の厚みは３６層
１ｍであった。ＶｌｍＡは１２Ｖ、サージ耐量は２端子
間で１００Ａであった。
（実施例２）
第２図（ａ）は、本発明の実施例２を示す斜視図、第２
図（ｂ）は、２組の内部電極を示す断面図、第２図（ｃ
）は、焼結体を示す側面図である。
図（ｂ）は、２組の内部電極を示す断面図、第２図（ｃ
）は、焼結体を示す側面図である。
実施例１では、２組の内部電極４，５を焼結体３内に左
右に分けて設けたが、本実施例では、２組の内部電極４
ａ、 ５ａ、 ４ｂ、 ５ｂを焼結体３内に上下に分け
て設けたものである。
右に分けて設けたが、本実施例では、２組の内部電極４
ａ、 ５ａ、 ４ｂ、 ５ｂを焼結体３内に上下に分け
て設けたものである。
すなわち、本実施例では、組をなす内部電極４ａ。
５ａと組をなす内部電極４ｂ、 ５ｂとを焼結体３の上
下方向に分けて２組有するようにしたものである。
下方向に分けて２組有するようにしたものである。
その他の構成は、実施例１と同じである。
本実施例では積層チップバリスタの焼結後の素子外径寸
法は長さ４．５ｍｍ、幅が３ 、２ ｍｍ 、高さ２．
Ｏｍｍであった。内部電極は２組ともそれぞれ２０層と
し合計の内部電極面積は３００ｍｍ 、電極間距離すな
わち酸化亜鉛を主成分とするセラミックの１層の厚みは
３６μｍであった。ＶｌｍＡは１２Ｖ、サージ耐量は２
端子間で１２ＯＡであった。
法は長さ４．５ｍｍ、幅が３ 、２ ｍｍ 、高さ２．
Ｏｍｍであった。内部電極は２組ともそれぞれ２０層と
し合計の内部電極面積は３００ｍｍ 、電極間距離すな
わち酸化亜鉛を主成分とするセラミックの１層の厚みは
３６μｍであった。ＶｌｍＡは１２Ｖ、サージ耐量は２
端子間で１２ＯＡであった。
尚、各実施例では、内部電極は２組としたが、２組以上
であってもよい。
であってもよい。
〔発明の効果］
以上説明したように本発明によれば、１素子で２素子と
同一の機能を発揮し、かつ占有空間を有効に利用でき、
そのため、電子回路の実装工数の削減、実装面積の削減
又は内部電極面積の増大によるサージ耐量の向上を図る
ことができる。
同一の機能を発揮し、かつ占有空間を有効に利用でき、
そのため、電子回路の実装工数の削減、実装面積の削減
又は内部電極面積の増大によるサージ耐量の向上を図る
ことができる。
また本発明の三端子積層チップバリスタは共通の端子電
極として長辺側の素子側面の両方に各１個の外部電極が
形成され、それらが内部電極により電気的に接続されて
いるため、素子が左右対称になっており、ハンダリフロ
ーによる素子の自動実装で素子の向きを揃える必要がな
く確実に基板上の配線と素子の外部電極を接続できると
いう特徴を有する。
極として長辺側の素子側面の両方に各１個の外部電極が
形成され、それらが内部電極により電気的に接続されて
いるため、素子が左右対称になっており、ハンダリフロ
ーによる素子の自動実装で素子の向きを揃える必要がな
く確実に基板上の配線と素子の外部電極を接続できると
いう特徴を有する。
第１図（ａ）は、本発明の実施例１を示す斜視図、第１
図（ｂ）は、２組の内部電極を示す断面図、第１図（ｃ
）は、焼結体を示す側面図、第２図（ａ）は、本発明の
実施例２を示す斜視図、第２図（ｂ）は、２組の内部電
極を示す断面図、第２図（Ｃ）は、焼結体を示す側面図
である。
図（ｂ）は、２組の内部電極を示す断面図、第１図（ｃ
）は、焼結体を示す側面図、第２図（ａ）は、本発明の
実施例２を示す斜視図、第２図（ｂ）は、２組の内部電
極を示す断面図、第２図（Ｃ）は、焼結体を示す側面図
である。
Claims (1)
- （１）焼結体と、内部電極と、外部電極とを有する三端
子積層チップバリスタであって、焼結体は、電圧非直線
性を有するものであり、内部電極は、焼結体中に所望の
間隔をもち、かつ互いに重なるように層状に積層された
もので、一部の端部が一層おきに異なる焼結体の側面に
それぞれ露出したものであり、 該内部電極は、少なくとも２組備えられており、外部電
極は、焼結体の側面に形成されたもので、少なくとも２
組の内部電極に接続されたものであることを特徴とする
三端子積層チップバリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246877A JPH04125902A (ja) | 1990-09-17 | 1990-09-17 | 三端子積層チップバリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246877A JPH04125902A (ja) | 1990-09-17 | 1990-09-17 | 三端子積層チップバリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04125902A true JPH04125902A (ja) | 1992-04-27 |
Family
ID=17155070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246877A Pending JPH04125902A (ja) | 1990-09-17 | 1990-09-17 | 三端子積層チップバリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04125902A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058905U (ja) * | 1991-07-12 | 1993-02-05 | 株式会社村田製作所 | サージアブソーバ |
| JP2014216480A (ja) * | 2013-04-25 | 2014-11-17 | 京セラ株式会社 | 配線基板および電子装置 |
| WO2022138515A1 (ja) * | 2020-12-24 | 2022-06-30 | パナソニックＩｐマネジメント株式会社 | 積層バリスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969902A (ja) * | 1982-10-15 | 1984-04-20 | 日本電気株式会社 | 三端子型積層バリスタ |
-
1990
- 1990-09-17 JP JP2246877A patent/JPH04125902A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969902A (ja) * | 1982-10-15 | 1984-04-20 | 日本電気株式会社 | 三端子型積層バリスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058905U (ja) * | 1991-07-12 | 1993-02-05 | 株式会社村田製作所 | サージアブソーバ |
| JP2014216480A (ja) * | 2013-04-25 | 2014-11-17 | 京セラ株式会社 | 配線基板および電子装置 |
| WO2022138515A1 (ja) * | 2020-12-24 | 2022-06-30 | パナソニックＩｐマネジメント株式会社 | 積層バリスタ |
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