JPH04112308A - バイアス回路 - Google Patents
バイアス回路Info
- Publication number
- JPH04112308A JPH04112308A JP23305690A JP23305690A JPH04112308A JP H04112308 A JPH04112308 A JP H04112308A JP 23305690 A JP23305690 A JP 23305690A JP 23305690 A JP23305690 A JP 23305690A JP H04112308 A JPH04112308 A JP H04112308A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power supply
- current
- current mirror
- mirror circuit
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
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- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイアス回路に関し、特にバイアスのオン及び
オフの切換のための制御機能を有するバイアス回路に関
する。
オフの切換のための制御機能を有するバイアス回路に関
する。
従来この種のバイアス回路は、電源電圧を基準としてト
ランジスタと抵抗でバイアスを決定していた。又バイア
スのオン・オフの切換動作をバイポーラ トランジスタ
を用いて行なっていた。
ランジスタと抵抗でバイアスを決定していた。又バイア
スのオン・オフの切換動作をバイポーラ トランジスタ
を用いて行なっていた。
従来回路の一例を第2図に示す。同図において、C0N
T端子は制御信号入力端子、VCC端子は電源電圧、G
ND端子は接地電位点、OUT端子はバイアス出力端子
て、Q1〜Q3はバイポーラ・トランジスタ、R1−R
3は抵抗である。
T端子は制御信号入力端子、VCC端子は電源電圧、G
ND端子は接地電位点、OUT端子はバイアス出力端子
て、Q1〜Q3はバイポーラ・トランジスタ、R1−R
3は抵抗である。
まず、制御信号入力端子C0NTにロウレベルの電位が
印加されると、トランジスタQ1はオフシ、トランジス
タQ2及びQ3がオンするため、トランジスタQ2.Q
3及び抵抗R,,R,2によりトランジスタQ2に流れ
る基準電流Ioが決定される。
印加されると、トランジスタQ1はオフシ、トランジス
タQ2及びQ3がオンするため、トランジスタQ2.Q
3及び抵抗R,,R,2によりトランジスタQ2に流れ
る基準電流Ioが決定される。
Io ”” (VCCVBE2 VBE3 ) /(
R1+R2) ・・・(1)ここでVBE
□1VBE3はそれぞれQ2.Q3のベース・エミッタ
間電圧である。これより、バイアス出力端子OUTの出
力電圧VBIASは次の様になる。
R1+R2) ・・・(1)ここでVBE
□1VBE3はそれぞれQ2.Q3のベース・エミッタ
間電圧である。これより、バイアス出力端子OUTの出
力電圧VBIASは次の様になる。
V BIAS= I o R2+V BH2゛(2)
次に、制御信号の入力端子にハイレヘルの電圧印加され
ると、トランジスタQ1がオンしトランジスタQ2.Q
3を遮断し、バイアス出力VBIASがオフ状態となる
。
次に、制御信号の入力端子にハイレヘルの電圧印加され
ると、トランジスタQ1がオンしトランジスタQ2.Q
3を遮断し、バイアス出力VBIASがオフ状態となる
。
上述した従来のバイアス回路は、(1)式に示した様に
電源電圧を基準としてバイアスを決定しているため電源
電圧の変動によってバイアスも変動してしまう。又、オ
ン・オフの切換動作をバイポーラ・トランジスタを用い
ているため、ノくイアス回路のオフ時には Ice=(Vcc VcF、−tt)/R+ ・
”(3)で決まる電流がトランジスタR1に流れる。こ
こでVCEsatlはトランジスタQ1のコレクタ・エ
ミッタ間飽和電圧である。
電源電圧を基準としてバイアスを決定しているため電源
電圧の変動によってバイアスも変動してしまう。又、オ
ン・オフの切換動作をバイポーラ・トランジスタを用い
ているため、ノくイアス回路のオフ時には Ice=(Vcc VcF、−tt)/R+ ・
”(3)で決まる電流がトランジスタR1に流れる。こ
こでVCEsatlはトランジスタQ1のコレクタ・エ
ミッタ間飽和電圧である。
以上示した様に従来のバイアス回路では、電源電圧の変
動によるバイアスの変動及び出力電圧のオフ時のムダな
回路の消費電流が発生するという欠点がある。
動によるバイアスの変動及び出力電圧のオフ時のムダな
回路の消費電流が発生するという欠点がある。
本発明の目的は以上の欠点を解決し、電源電圧の変動に
対して安定でかつ出力電圧がオフ時には回路の消費電流
のないバイアス回路を提供することにある。
対して安定でかつ出力電圧がオフ時には回路の消費電流
のないバイアス回路を提供することにある。
本発明のバイアス回路は、入力信号に応答して定電流を
発生する手段と、前記定電流を入力とするカレントミラ
ー回路と、コレクタが第1の電源に接続されエミッタが
出力端に接続されベースが前記カレントミラー回路の出
力端に接続された第1のトランジスタと、コレクタが前
記カレントミラー回路の出力端に接続されエミッタが第
2の電源に接続されベースが前記出力端に接続された第
2のトランジスタとを含むことを特徴とする。
発生する手段と、前記定電流を入力とするカレントミラ
ー回路と、コレクタが第1の電源に接続されエミッタが
出力端に接続されベースが前記カレントミラー回路の出
力端に接続された第1のトランジスタと、コレクタが前
記カレントミラー回路の出力端に接続されエミッタが第
2の電源に接続されベースが前記出力端に接続された第
2のトランジスタとを含むことを特徴とする。
次に、本発明について図面を参照して説明する。第1図
は本発明のバイアス回路の回路図である。同図において
、C0NT端子は制御信号入力端子で、VCC端子は電
源電圧、GND端子は接地電位点、OUT端子はバイア
ス出力端子で、VRBpは基準電圧、INVはインバー
タ回路、Q1〜Q5はバイポーラ・トランジスタ、R1
−R3は抵抗、N1.N2はNチャネルMO8)−ラン
ジスタである。
は本発明のバイアス回路の回路図である。同図において
、C0NT端子は制御信号入力端子で、VCC端子は電
源電圧、GND端子は接地電位点、OUT端子はバイア
ス出力端子で、VRBpは基準電圧、INVはインバー
タ回路、Q1〜Q5はバイポーラ・トランジスタ、R1
−R3は抵抗、N1.N2はNチャネルMO8)−ラン
ジスタである。
このような回路構成において、VREFとトランジスタ
Q1.抵抗R,,MOSトランジスタN1により基準の
定電流■。が発生する。
Q1.抵抗R,,MOSトランジスタN1により基準の
定電流■。が発生する。
I o −(VREF VBE! ) / (R1+
Ro、、Nl)・・・(4) ここで、V B E 1はトランジスタQlのベース・
エミッタ間電圧、RonNlはMOSトランジスタN1
のオン抵抗である。トランジスタQ2.QBによりカレ
ント・ミラー回路を構成しているのでトランジスタQ4
には定電流■。が流れる。従って○UT端子には電源電
圧の変動には影響されないバイアス出力VBIASが発
生する。
Ro、、Nl)・・・(4) ここで、V B E 1はトランジスタQlのベース・
エミッタ間電圧、RonNlはMOSトランジスタN1
のオン抵抗である。トランジスタQ2.QBによりカレ
ント・ミラー回路を構成しているのでトランジスタQ4
には定電流■。が流れる。従って○UT端子には電源電
圧の変動には影響されないバイアス出力VBIASが発
生する。
V BIAS= V BH3+ I o R2−(5)
ここでVBE4はQ4のベース・エミッタ間電圧である
。
ここでVBE4はQ4のベース・エミッタ間電圧である
。
次に制御信号入力端子に、ロウレベルの電圧が印加され
ると、MOS)−ランジスタN1はオフし基準電流Io
は遮断され消費電流がなくなることになる。また、トラ
ンジスタQ3のリーク電流があったとしても、インバー
タ回路INTを介してMOS)ランジスタN2がオンす
るため、トランジスタQ4.Q5はオフ状態となり、バ
イアス出力は発生しない。
ると、MOS)−ランジスタN1はオフし基準電流Io
は遮断され消費電流がなくなることになる。また、トラ
ンジスタQ3のリーク電流があったとしても、インバー
タ回路INTを介してMOS)ランジスタN2がオンす
るため、トランジスタQ4.Q5はオフ状態となり、バ
イアス出力は発生しない。
以上説明したように、本実施例によれば、入力信号がハ
イレベルの時は電源電圧の変動に影響されない基準電流
Ioによりバイアス電圧を発生し、入力信号がロウレベ
ルの時は、MOSトランジスタN1がオフとなり、基準
電流工。が流れないため、消費電力を減少することがで
きる。
イレベルの時は電源電圧の変動に影響されない基準電流
Ioによりバイアス電圧を発生し、入力信号がロウレベ
ルの時は、MOSトランジスタN1がオフとなり、基準
電流工。が流れないため、消費電力を減少することがで
きる。
以上説明したように本発明のバイアス回路は、基準電圧
からトランジスタと抵抗で発生した基準電流によりバイ
アスを決定するため、電源電圧の変動に対して安定であ
り、かつオン・オフの切換動作をFETのスイッチ動作
を用いることにより、オフ時のムダな回路消費電流が流
れないという効果かある。
からトランジスタと抵抗で発生した基準電流によりバイ
アスを決定するため、電源電圧の変動に対して安定であ
り、かつオン・オフの切換動作をFETのスイッチ動作
を用いることにより、オフ時のムダな回路消費電流が流
れないという効果かある。
第1図は本発明の一実施例を説明するための回路図、第
2図は従来例を説明するための回路図である。 Q1〜Q3・・・バイポーラトランジスタ、N1N2
・・MOSトランジスタ、R1へR3・・・抵抗、VC
C電源電圧、C0NT・・・入力端子、OUT・・・バ
イアス出力端子、VREF・・・基準電圧、工。・・・
基準電流。 代理人 弁理士 内 原 晋
2図は従来例を説明するための回路図である。 Q1〜Q3・・・バイポーラトランジスタ、N1N2
・・MOSトランジスタ、R1へR3・・・抵抗、VC
C電源電圧、C0NT・・・入力端子、OUT・・・バ
イアス出力端子、VREF・・・基準電圧、工。・・・
基準電流。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 1、入力信号に応答して定電流を発生する手段と、前記
定電流を入力とするカレントミラー回路と、コレクタが
第1の電源に接続されエミッタが出力端に接続されベー
スが前記カレントミラー回路の出力端に接続された第1
のトランジスタと、コレクタが前記カレントミラー回路
の出力端に接続されエミッタが第2の電源に接続されベ
ースが前記出力端に接続された第2のトランジスタとを
含むことを特徴とするバイアス回路。 2、カレントミラー回路と、コレクタが前記カレントミ
ラー回路の入力端に接続されベースに基準電圧が印加さ
れた第1のトランジスタと、ソース・ドレイン路が前記
第1のトランジスタのエミッタと第2の電源間に接続さ
れゲートに入力信号が印加された第1のMOSトランジ
スタと、コレクタが第1の電源に接続されエミッタが出
力端に接続されベースが前記カレントミラー回路の出力
端に接続された第2のトランジスタと、コレクタが前記
カレントミラー回路の出力端に接続されエミッタが前記
第2の電源に接続されベースが前記出力端に接続された
第3のトランジスタと、ソース・ドレイン路が前記カレ
ントミラー回路の出力端と前記第2の電源間に接続され
ゲートが前記入力信号の反転信号が印加された第2のM
OSトランジスタとを含むことを特徴とするバイアス回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23305690A JPH04112308A (ja) | 1990-09-03 | 1990-09-03 | バイアス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23305690A JPH04112308A (ja) | 1990-09-03 | 1990-09-03 | バイアス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04112308A true JPH04112308A (ja) | 1992-04-14 |
Family
ID=16949108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23305690A Pending JPH04112308A (ja) | 1990-09-03 | 1990-09-03 | バイアス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04112308A (ja) |
-
1990
- 1990-09-03 JP JP23305690A patent/JPH04112308A/ja active Pending
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