JPH04111136A - 制御用ｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ＣＰＵやＤ　Ｍ　Ａ　（Ｄｉｒｅｃｔ　Ｍｅ
ｍｏｒｙ　Ａｃｅｅｓｓ）制御回路を備えると共に、エ
ミュレータを使用するためのエミュレーションモードで
動作する機能を有している制御用ＬＳＩに関する。

［従来の技術］ 近年、ＣＰＵやＲＯＭ　、　ＲＡ　ＭおよびＤＭＡ制御
回路なとか１パーツケージに内蔵でれた制御用Ｌ、８丁
か、ファタシミｌ）装ｒなどの各種電子機器で使用され
ている。

上記ＤＭＡ制御回路は、装置に配設されたメモリや入出
力装置などの各種デバイス間のテ”−夕転送をＤ　Ｓｉ
　、Ａ方式で実行するものである。ＣＰＵは、このＤ　
Ｍ　Ａ転送実行中には、アドレスバスやブタバスを開放
して動作を停止する、 ところで、一般に、このような制御用ＬＳＩを用いた装
置のソフトウェアを開発する場合、丁ＣＥ　（Ｉｎ−Ｃ
ｉｒｃｕｉｔ　Ｅｍｕｌａｔｏｒ）がよく利用される。

工ＣＥは、ソフト開発を行なうターゲノｆ−’Ｊｊ　＠
に接続し、その装置のハードウェアやソフトエアの機能
を模倣するものである。

制御用ＬＳＩには、ＩＣＥを使用する場合のために、Ｉ
ＣＥ用の接続端子を備えると共に、動作モードとして、
通常モードの他にニミュレーンヨンモードに設定できる
ものがある。

このような制御用ＬＳＩかエミュレータモードになると
、ＣＰＵは、動作を停止して、そのＣＰＵが各回路に入
出力している制御信号やデータ信号の信号ラインをＩＣ
Ｅ側にスルーで接続する。

これにより、ＩＣＥが、そのＣＰＵに代替してターゲッ
ト装置の各種動作を実行するようになる。

［発明が解決しようとする課題］ ところで、通常モードでＤ　Ｍ　Ａ転送実行中、ＣＰ　
Ｕが動作を停止する際、従来は、同時に、データバスか
ら信号を入力するゲート回路を閉じていた。このゲート
回路を閉しる動作は、エミュレーションモードでも同様
に実行していた。

このため、ソフト開発の際に、ＩＣＥ側のプログラムに
より、ＤＭＡ転送を実行する場合、ＩＣＥは、制御用Ｌ
ＳＩのＣＰＵからデータ信号を受は取ることができず、
デバイス間で転送されているデータを監視することがで
きないという不都合があった。

本発明は、上記の不都合を解消し、ソフト開発時にＤ　
Ｍ、　Ａ転送中のデータを監視することができる制御用
ＬＳＩを提供することを目的とする。

［課題を解決するための手段］ このために本発明は、エミュレータモードにおいで、Ｄ
Ｍ、へ転送を行なう場合には、各種デバイス間で転送し
ているデータを並行してエミュレータに送出するように
したことを特徴としている。１０作用］ これにより、ソフト開発時にＤ　、％ｉ　Ａ転送中のデ
ータを監視することができるようになる。

口実流側］ 以下、添付図面を参照しながら、本発明の実施例を詳細
に説明する。

第１図は、本発明の一実施例に係るラフ１〜開発システ
ムのブロック構成図を示したものである。

図において、ターゲット装置）は、例えばファクシミリ
装置など、各種電子機器であり、工ＣＥ２は、ターゲッ
ト装置１のハードウェアおよびソフトウェアを模倣して
、そのプログラムの開発を行なうものである。このＩ　
ＣＦ２は、接続端子であるＩ１０パット３により、ター
ゲット装置１の所定の信号ラインに接続されている。

ターゲット装置１の制御用り、５Ｉｌｌは、ｃｐｔづ。

ＲＯＭ　、　ＲＡ、’、１およびＤ　Ｍ　Ａ制御回路な
どを内蔵し、装置各部を監視・制御するものである。メ
モリ１２は、装置動作時に各種データを格納するもので
、人出力デハイス１３は、例えばスキャナやプロッタな
ど、データを入出力する装置である。

制御用ＬＳＩｌ１．、メモリ１２．入出力デバイス】３
は、それぞれアドレスバス】４、データバス１５に接続
され、相互間でアドレス信号およびデータ信号をやり取
りしている。■／○パット３は、制御用ＬＳＩ１＋に配
設されているＩＣＥ接続用の信号ピンと、アドレスバス
１４とに接続されている。

第２図は、制御用ＬＳＩＩＩ内の主要部を示したもので
ある。図において、ＣＰＵＩＩＩのデータ信号のライン
１１２は、スリーステートバッファ】１３の人力と、ス
リーステートバッファ１１４の出力と、Ｄ　Ｍ　Ａ制御
回路１１５とに接続される一方、Ｉ１０パッド３を介し
てＩＣＥ２に接続されている。

また、ＣＰＵＩＩＩのＩＣＥ用の制御信号のライン１１
６が、同様にＩＣＥ２に接続されている。この制御信号
は、ＣＰ　Ｕ　１１１がエミュレーションモードになっ
て動作を停止したとき、ＩＣＥ２ガＣＰＵｌｌｌに代っ
て動作を実行するためのものである。

スリーステートバッフ７１１３の出力とスリーステート
バッファ１１４の入力は、データバス１５に接続されて
いる。また、ＣＰ　Ｕ　１１１のアドレス信号のライン
は、アドレスバス１４とＤ　Ｍ　Ａ制御回路１１５とに
接続されている。

Ｄ　Ｍ　Ａ制御回路１１５内の制御部１１５ａは、ＣＰ
Ｔ二からの指令に従って各部を制御するものである。

アドレス発生部１１５ｂは、データ転送する各デバイス
のアドレスを指示するものである。スリーステートバッ
ファ１１５Ｃは、上記アドレスを必要に応してアドレス
バス１４に出力するものである。

上記データ信号のライン１１２やアドレスバス１４は、
制御部１１５ａに接続されている。制御部１１５ａと、
ＣＰＵＩＩＩ、メモリ１２．入出力デバイス１３間は、
各種制御信号が入出力している。

以上の構成で、本実施例のソフト開発システムでターゲ
ット装置１のソフト開発を行なう場合、所定の設定操作
により、第３図に示すように、制御用り、５１１１をエ
ミュレーションモードに設定する（処理ＩＱＱｌ）。

そして、Ｉ　ＣＨ２において、ターアノ１−装置１を動
作させる各種開発プログラムを起動する（処理１ＱＱＱ
）、。

ＣＰじ１１１は、ニミュレーンヨンモードに設定される
と、動作を停止する一方、スリース子−トバッファ１．
１３　、１１４およびその他国示せぬ各部に入出力して
いる制御信号を、そのままスルーてライン１１６に接続
する。ＩＣＥ２は、その制御信号を使用して、ＣＰＩ−
“１．１１に代って各種制御動作を実行する二とが可能
になる。

ＩＣＥ２は、上記開発プログラムを開始すると、第４図
に示すように、１つ１つのプログラム命令を解釈する（
処理２００２）。いま、例えば、データのリード・ライ
ト命令を解釈したとすると（処理２００２のＹ）、ＣＰ
ＵＩＩＩからアドレスバス１４に、アクセスするデバイ
ス、つまりメモリ１２や入出力デバイス１３のアドレス
を出力する（処理２００３）。

例えば、上記命令がライト命令であったとすると（処理
２００４の「ライト」）、スリーステートバッファ１１
３をイネーブルにしてライン１］２から所定のデータを
出力する（処理２００５）。また、この出力中に、上記
デバイスに対してライト信号を出力する（処理２００６
）。これりにより、上記アドレスで示された１つのデバ
イスに１ワードのデータが害込まれる。

また、リート命令の場合には（処理２００・１の「リー
ト」）、先にデバイスにリート信号を送出する一方（処
理２００７）、その送出中に、スリーステートバッファ
１１４をイネーブルにしてデータを入力する（処理２０
０８）。これにより、デバイスから１ワードのデータが
読み出される。

このような１つの動作が終わると、次の動作を実行する
（処理２００１へ）。

次に、ＤＭＡデータ転送命令を解釈したとする。

この場合（処理２００９のＹ）、ＣＰＵＩＩＩのハード
ウェアが動作モードを判別する（処理２０１０）。そし
て、エミュレーションモードのときには（処理２０］０
１７）Ｙ）、スリーステートバッファ１１４をイネーブ
ルにする（処理２０１１）。次いて、ＣＰ　Ｕ　１１１
が制御部１）５うに対して所定の指令情報を出力し、Ｄ
　Ｍ　；〜転送動作を起動する（処理２０１２）。

制御部１１５ａは、その指令情報に従って、アトしス発
生部１１５ｂを制御し、アドレス発生部１１５ｂは、デ
ータを読み出すデバイスのアドレスを発生させる。スリ
ーステートバッファ１１５Ｃは、このときイネーブルに
制御され、発生したアトしスが各デバイスに出力される
。このとき、制御部】〕５ａから、所定のデバイスに対
して、まずリード信号が出力されて、データが読み出さ
れる。次いで、そのデータを書き込むデバイスのアドレ
スが出力されると共に、ライト信号が出力されて１ワー
ドのデータ転送が実行される。このようなデータ転送が
所定の回数実行される。このＤ　Ｍ　Ａ転送が完了する
と、スリーステートバッファ１１４をディスエーブルに
戻す（処理２０１３）。

また、演算命令など他の命令の場合には（処理２００９
のＮ）、ＣＰＵ内で所定の各種動作を実行する（処理２
０１．４）。

一方、ＩＣＥＺ側では、開発プログラム実行中、ＣＰＵ
ＩＩＩのデータ信号のライン１１２やアドレスバス１４
等の各データを表示するようにしている（処理１００３
、処理１００４、処理１００４の＼より処理１００３へ
）。

上記ＤＭＡ転送命令実行中には、スリーステートバッフ
ァ１１４をイネ−フルにしているので、デバイス間でＤ
　Ｍ　Ａ転送されているデータも、ＩＣＥ２に入力され
る。

これにより、ソフト開発時に、オペレーは、リードライ
ト命令やＤＭＡ転送命令で転送されている各データを常
時監視することができるようになる。

ところで、第２図のスリーステートバッファ１１３とス
リーステートバッファ１１４は、ＣＰＵＩＩＩとメモリ
１２．入出力デバイス１３間でデータ信号の通過を開閉
するゲート回路の作用をしている。これらのスリーステ
ートバッファ１１３，１１４は、制御用ＬＳＩＩＩの従
来回路においても、同様に配設されていたものである。

上述の実施例では、エミシュレーションモードのＤＭＡ
転送動作中、従来閉じていたスリーステートバッファ１
１４をただ開くことにより、転送データの監視を可能に
している。これにより、簡単な制御動作でコストをかけ
ることなく、上記作用効果が得られるようになる。

一方、ｌ）　Ｍ　Ａ制御回路１１５のスリーステートバ
ッファ１１５ｃは、アドレス発生部１１５ｂのアドレス
信号を、Ｄ　Ｍ　Ａ動作時のみアドレスバスに出力し、
他の期間には、両者の接続を電気的に切り離す作用をし
ている。

従来のこのような回路では、例えば、ＣＰＵｌｌ１側の
アドレス信号と、アドレス発生部１１５ｂのアドレス信
号とを選択回路で選択してアドレスバス１４に出力する
ようにしていたが、本実施例では、回路構成が簡単にな
ると共に、ＩＣＥ２は、ＣＰＵ１１１が出力しているア
ドレス信号をそのまま取り出してそのデータを監視する
ことができる。

一方、第４図において、前記ＤＭＡ転送を通常モードで
実行する場合（処理２０１０）、スリーステートバッフ
ァ１１４はディスエーブルのまま、所定の動作を実行す
る。

［発明の効果コ 以上のように、本発明によれば、エミュレシヨンモード
でＤＭＡによるデータ転送を行なう場合には、各種デバ
イス間で転送しているデータを同時にエミュレータに送
出するようにしたので、ソフト開発時にＤＭＡ転送中の
データを監視することができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るソフト開発システムの
ブロック構成図、第２図は制御用ＬＳＩの主要部を示す
ブロック構成図、第３図は開発処理の動作フローチャー
ト、第４図はターゲット装置の動作を示すフローチャー
トである。 １・・・ターゲット装置、２・・ＩＣＥ、３・・・Ｉ　
／　Ｏハツト、１１・・制御用ＬＳＩ、１２・・・メモ
リ、１３・入出力デバイス、１４・・アドレスバス、１
５−・データバス、１１１・ＣＰ　Ｕ、１１３，１１４
，１１５ｃ＝スリーステートバツフア、１１５・・・Ｄ
ＭＡ制御回路、１１５ａ・・制御部、１１５ｂ・・アド
レス発生部。

Claims (3)

【特許請求の範囲】
1. （１）ＣＰＵと、そのＣＰＵの介在なしに各種デバイス
   間のデータ転送を実行するＤＭＡ制御回路と、エミュレ
   ータが接続される信号端子とを備える一方、動作モード
   として、上記ＣＰＵの制御により各種動作を実行する通
   常モードと、上記ＣＰＵに代って上記信号端子に接続さ
   れたエミュレータの制御により各種動作を実行するエミ
   ュレーションモードとを有している制御用ＬＳＩにおい
   て、上記エミュレシヨンモードで上記ＤＭＡ制御回路が
   データ転送を行なう場合には上記各種デバイス間で転送
   しているデータを並行して上記エミュレータに送出する
   データモニタ手段を備えていることを特徴とする制御用
   ＬＳＩ。
2. （２）上記ＣＰＵと上記各種デバイス間にデータのリー
   ド・ライト時に開いてデータを通過させるゲート回路を
   備えている場合において、上記ＤＭＡ制御回路がデータ
   転送を行なう際に上記ゲート回路を開くことにより転送
   する上記データを上記ＣＰＵを介して上記エミュレータ
   に送出するゲート開放手段を備えていることを特徴とす
   る請求項１記載の制御用ＬＳＩ。
3. （３）上記ＣＰＵから上記各種デバイスに対するアドレ
   ス信号線は直結する一方、上記ＤＭＡ制御回路から上記
   各種デバイスに対するアドレス信号線は、アドレス情報
   を出力する期間のみ電気的に接続し他の期間には電気的
   に切り離す回路を備えていることを特徴とする請求項１
   記載の制御用ＬＳＩ。