JPH0695908A - マイクロコンピュータ開発用システム・ボードの評価方 法およびその評価用プローブ - Google Patents
マイクロコンピュータ開発用システム・ボードの評価方 法およびその評価用プローブInfo
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- JPH0695908A JPH0695908A JP5127654A JP12765493A JPH0695908A JP H0695908 A JPH0695908 A JP H0695908A JP 5127654 A JP5127654 A JP 5127654A JP 12765493 A JP12765493 A JP 12765493A JP H0695908 A JPH0695908 A JP H0695908A
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Abstract
(57)【要約】
【目的】デバッグ後の被評価マイコンに異常動作が生じ
た場合でもシステム・ボードからそのマイコンを取り外
すことなく、ＩＣＥによるボード全体の動作状態の再評
価ができるシステム・ボードの評価方法およびその評価
用プローブを提供する。 【構成】被評価マイコン１００は、命令実行部１０１、
出力端子１０４、出力端子制御部１０３、入出力端子１
０７、入出力端子制御部１０６、ＲＥＳＥＴ端子１１
０、モード端子、およびＡＮＤ回路１１２とを備える。
命令実行部１０１はモード信号１０９のＨレベルに応答
して入力イネーブル信号１１３を発生し、この信号１１
３およびＲＥＳＥＴ信号１１１に応答してＡＮＤ回路１
１２が発生する出力イネーブル信号１１４によりすべて
の入出力端子および出力端子をハイ・インピーダンス状
態にする。この状態で評価用プローブをマイコン１００
に接続してシステム・ボードを再評価する。
た場合でもシステム・ボードからそのマイコンを取り外
すことなく、ＩＣＥによるボード全体の動作状態の再評
価ができるシステム・ボードの評価方法およびその評価
用プローブを提供する。 【構成】被評価マイコン１００は、命令実行部１０１、
出力端子１０４、出力端子制御部１０３、入出力端子１
０７、入出力端子制御部１０６、ＲＥＳＥＴ端子１１
０、モード端子、およびＡＮＤ回路１１２とを備える。
命令実行部１０１はモード信号１０９のＨレベルに応答
して入力イネーブル信号１１３を発生し、この信号１１
３およびＲＥＳＥＴ信号１１１に応答してＡＮＤ回路１
１２が発生する出力イネーブル信号１１４によりすべて
の入出力端子および出力端子をハイ・インピーダンス状
態にする。この状態で評価用プローブをマイコン１００
に接続してシステム・ボードを再評価する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
（マイコン）応用システムの開発時において、そのター
ゲットマイコンを搭載したプリント配線基板（システム
・ボード）上のマイコンが異常動作をした場合に、その
マイコンをそのシステム・ボードに搭載したままの状態
で故障解析ができるシステム・ボードの評価方法および
その評価用プローブに関する。
（マイコン）応用システムの開発時において、そのター
ゲットマイコンを搭載したプリント配線基板（システム
・ボード）上のマイコンが異常動作をした場合に、その
マイコンをそのシステム・ボードに搭載したままの状態
で故障解析ができるシステム・ボードの評価方法および
その評価用プローブに関する。
【０００２】
【従来の技術】マイコン応用システムの機能および動作
の評価は、一般に、被評価マイコンがシステム・ボード
上のソケットに挿入された状態でデバッグを行い、デバ
ッグ終了後にそのソケットをシステム・ボードから除去
し、被評価マイコンをシステム・ボードに直接にハンダ
付けして再び動作確認を行うことによって行われる。そ
のハンダ付けのあと被評価マイコンの異常動作または不
動作が発生した場合はハンダ溶融によりそのマイコンを
システム・ボードから外したのちソケットをボードに再
びとりつけ、そのソケット対応のピン配列を有するエミ
ュレーション（評価用）プローブの一方の端部を挿入す
る。このプローブの他方の端部は被評価マイコンと同機
能のエミュレーション・チップを内蔵したインサーキッ
ト・エミュレータ（ＩＣＥ）に接続される。すなわち、
このＩＣＥを被評価マイコンに置換えてシステム・ボー
ド全体の再評価を行う。この種のシステム・ボード，評
価用プローブおよび被評価マイコンの例は本願の譲受人
であるＮＥＣ Ｃｏｒｐｏｒａｔｉｏｎ １９９２年６
月発行のユーザーズ・マニュアル“μＰＤ７８３５０１
６／８ビット・シングルチップ・マイクロコンピュー
タ”９頁，３９５頁および３９６頁に記載されている。
この刊行物に示されたシステム・ボード評価用のシステ
ム構成は、１６／８ビット・シングルチップ・マイコン
をターゲットとし、上記マイコンと同一機能をもつエミ
ュレーション・チップ内蔵のＩＣＥと、このＩＣＥに一
端が接続され、他端が上記マイコンと同一ピン配列の先
端部を有する評価用プローブとを備え、この評価用プロ
ーブがソケットを介してシステム・ボードと接続されて
いる。
の評価は、一般に、被評価マイコンがシステム・ボード
上のソケットに挿入された状態でデバッグを行い、デバ
ッグ終了後にそのソケットをシステム・ボードから除去
し、被評価マイコンをシステム・ボードに直接にハンダ
付けして再び動作確認を行うことによって行われる。そ
のハンダ付けのあと被評価マイコンの異常動作または不
動作が発生した場合はハンダ溶融によりそのマイコンを
システム・ボードから外したのちソケットをボードに再
びとりつけ、そのソケット対応のピン配列を有するエミ
ュレーション（評価用）プローブの一方の端部を挿入す
る。このプローブの他方の端部は被評価マイコンと同機
能のエミュレーション・チップを内蔵したインサーキッ
ト・エミュレータ（ＩＣＥ）に接続される。すなわち、
このＩＣＥを被評価マイコンに置換えてシステム・ボー
ド全体の再評価を行う。この種のシステム・ボード，評
価用プローブおよび被評価マイコンの例は本願の譲受人
であるＮＥＣ Ｃｏｒｐｏｒａｔｉｏｎ １９９２年６
月発行のユーザーズ・マニュアル“μＰＤ７８３５０１
６／８ビット・シングルチップ・マイクロコンピュー
タ”９頁，３９５頁および３９６頁に記載されている。
この刊行物に示されたシステム・ボード評価用のシステ
ム構成は、１６／８ビット・シングルチップ・マイコン
をターゲットとし、上記マイコンと同一機能をもつエミ
ュレーション・チップ内蔵のＩＣＥと、このＩＣＥに一
端が接続され、他端が上記マイコンと同一ピン配列の先
端部を有する評価用プローブとを備え、この評価用プロ
ーブがソケットを介してシステム・ボードと接続されて
いる。
【０００３】図８を参照すると、この図に示した従来技
術による評価方法対応のマイコン１００は、命令実行部
１０１と、出力端子１０４と、出力端子制御部１０３
と、入出力端子１０７と、入出力端子制御部１０６と、
ＲＥＳＥＴ端子１１０と、ＡＮＤ回路１１２とを備え
る。命令実行部１０１はＲＥＳＥＴ端子１１０からＬレ
ベルのＲＥＳＥＴ信号１１１の供給を受けてマイコンを
初期状態にしたあとＲＥＳＥＴ信号１１１がＨレベルの
ときに入力イネーブル信号１１３および第１，第２の各
制御信号１０２および１０５をそれぞれ発生する。ＡＮ
Ｄ回路１１２はＲＥＳＥＴ信号１１１および入力イネー
ブル信号１１３の各Ｈレベルに応答して出力イネーブル
信号１１４を発生する。
術による評価方法対応のマイコン１００は、命令実行部
１０１と、出力端子１０４と、出力端子制御部１０３
と、入出力端子１０７と、入出力端子制御部１０６と、
ＲＥＳＥＴ端子１１０と、ＡＮＤ回路１１２とを備え
る。命令実行部１０１はＲＥＳＥＴ端子１１０からＬレ
ベルのＲＥＳＥＴ信号１１１の供給を受けてマイコンを
初期状態にしたあとＲＥＳＥＴ信号１１１がＨレベルの
ときに入力イネーブル信号１１３および第１，第２の各
制御信号１０２および１０５をそれぞれ発生する。ＡＮ
Ｄ回路１１２はＲＥＳＥＴ信号１１１および入力イネー
ブル信号１１３の各Ｈレベルに応答して出力イネーブル
信号１１４を発生する。
【０００４】出力端子制御部１０３および入出力端子制
御部１０６の回路図を示す図９を参照すると、制御部１
０３は出力イネーブル信号１１４のＨレベルに応答して
制御信号Ａ１０２を出力端子１０４に、制御部１０６は
出力イネーブル信号１１４のＨレベルおよび入力イネー
ブル信号１１３のＬレベルに応答して制御信号Ｂ１０５
を入出力端子１０７に、入力イネーブル信号１１３のＨ
レベルに応答して外部からの信号を命令実行部１０１に
それぞれ供給する。この実施例は、実際には、出力端子
１０４、制御部１０３、入出力端子１０７、および制御
部１０６をそれぞれ複数個備えるが、説明の便宜のため
に各１組が図示されている。
御部１０６の回路図を示す図９を参照すると、制御部１
０３は出力イネーブル信号１１４のＨレベルに応答して
制御信号Ａ１０２を出力端子１０４に、制御部１０６は
出力イネーブル信号１１４のＨレベルおよび入力イネー
ブル信号１１３のＬレベルに応答して制御信号Ｂ１０５
を入出力端子１０７に、入力イネーブル信号１１３のＨ
レベルに応答して外部からの信号を命令実行部１０１に
それぞれ供給する。この実施例は、実際には、出力端子
１０４、制御部１０３、入出力端子１０７、および制御
部１０６をそれぞれ複数個備えるが、説明の便宜のため
に各１組が図示されている。
【０００５】制御部１０３はＮＡＮＤ回路２００、ＮＯ
Ｒ回路２０１、インバータ２０２、Ｐチャネル型ＦＥＴ
（ＰＭＯＳＦＥＴ）２０３、およびＮチャネル型ＦＥＴ
（ＮＭＯＳＦＥＴ）２０４を備える。ＮＯＲ回路２０１
には制御信号Ａ１０２のほかに出力イネーブル信号１１
４がインバータ２０２によるレベル反転を経て供給さ
れ、その出力はＮＭＯＳＦＥＴ２０４のゲート電極に供
給される。ＮＡＮＤ回路２００には制御信号Ａ１０２お
よび出力イネーブル信号１１４がが供給され、その出力
はＰＭＯＳＦＥＴ２０３のゲート電極に供給される。Ｐ
ＭＯＳＦＥＴ２０３のソース電極は電源線に、ドレイン
電極は出力端子１０４およびＮＭＯＳＦＥＴのドレイン
電極に、ＮＭＯＳＦＥＴのソース電極は接地線にそれぞ
れ接続される。
Ｒ回路２０１、インバータ２０２、Ｐチャネル型ＦＥＴ
（ＰＭＯＳＦＥＴ）２０３、およびＮチャネル型ＦＥＴ
（ＮＭＯＳＦＥＴ）２０４を備える。ＮＯＲ回路２０１
には制御信号Ａ１０２のほかに出力イネーブル信号１１
４がインバータ２０２によるレベル反転を経て供給さ
れ、その出力はＮＭＯＳＦＥＴ２０４のゲート電極に供
給される。ＮＡＮＤ回路２００には制御信号Ａ１０２お
よび出力イネーブル信号１１４がが供給され、その出力
はＰＭＯＳＦＥＴ２０３のゲート電極に供給される。Ｐ
ＭＯＳＦＥＴ２０３のソース電極は電源線に、ドレイン
電極は出力端子１０４およびＮＭＯＳＦＥＴのドレイン
電極に、ＮＭＯＳＦＥＴのソース電極は接地線にそれぞ
れ接続される。
【０００６】制御部１０６はＮＡＮＤ回路２０５、ＮＯ
Ｒ回路２０６、インバータ２０７、ＰＭＯＳＦＥＴ２０
８、ＮＭＯＳＦＥＴ２０９、および入力ラッチ回路２１
０を備える。ＮＡＮＤ回路２０５には制御信号Ｂ１０５
と出力イネーブル信号１１４が供給され、ＮＯＲ回路２
０６には制御信号Ｂ１０５が供給されるほか出力イネー
ブル信号１１４がインバータ２０７によるレベル反転を
経て供給される。ＮＡＮＤ回路２０５には制御信号Ｂ１
０５および出力イネーブル信号１１４が供給され、その
出力はＰＭＯＳＦＥＴ２０８のゲート電極に供給され
る。ＰＭＯＳＦＥＴ２０８のソース電極は電源線に、ド
レイン電極は入出力端子１０７およびＮＭＯＳＦＥＴ２
０９のドレイン電極に、ＮＭＯＳＦＥＴ２０９のソース
電極は接地線にそれぞれ接続される。さらに、入力ラッ
チ回路２１０の端子ＩＮがＰＭＯＳＦＥＴ２０８および
ＮＭＯＳＦＥＴ２０９の各ドレイン電極と入出力端子１
０７に接続され、端子ＯＵＴは制御信号Ｂに接続され端
子Ｃには命令実行部１０１から入力イネーブル信号１１
３が供給される。
Ｒ回路２０６、インバータ２０７、ＰＭＯＳＦＥＴ２０
８、ＮＭＯＳＦＥＴ２０９、および入力ラッチ回路２１
０を備える。ＮＡＮＤ回路２０５には制御信号Ｂ１０５
と出力イネーブル信号１１４が供給され、ＮＯＲ回路２
０６には制御信号Ｂ１０５が供給されるほか出力イネー
ブル信号１１４がインバータ２０７によるレベル反転を
経て供給される。ＮＡＮＤ回路２０５には制御信号Ｂ１
０５および出力イネーブル信号１１４が供給され、その
出力はＰＭＯＳＦＥＴ２０８のゲート電極に供給され
る。ＰＭＯＳＦＥＴ２０８のソース電極は電源線に、ド
レイン電極は入出力端子１０７およびＮＭＯＳＦＥＴ２
０９のドレイン電極に、ＮＭＯＳＦＥＴ２０９のソース
電極は接地線にそれぞれ接続される。さらに、入力ラッ
チ回路２１０の端子ＩＮがＰＭＯＳＦＥＴ２０８および
ＮＭＯＳＦＥＴ２０９の各ドレイン電極と入出力端子１
０７に接続され、端子ＯＵＴは制御信号Ｂに接続され端
子Ｃには命令実行部１０１から入力イネーブル信号１１
３が供給される。
【０００７】図１０を参照すると、この図に回路構成を
示した入力ラッチ回路２１０はクロック信号となる入力
イネーブル信号１１３のＨレベルに応答して端子ＩＮに
供給される入出力端子１０７の信号を端子ＯＵＴに通過
させ、入力イネーブルシ信号１１３のＬレベルに応答し
てその入力信号レベルを次のＨレベルまで保持する。そ
ために、このラッチ回路２１０は入力イネーブル信号１
１３の供給をクロック端子Ｃを経由してゲート電極に直
接にそれぞれ受けるＰＭＯＳＦＥＴ２１０１およびＮＭ
ＯＳＦＥＴ２１０２と、同信号１１３をインバータ２１
０３経由でゲート電極にそれぞれ受けるＮＭＯＳＦＥＴ
２１０４およびＰＭＯＳＦＥＴ２１０５とを備える。Ｆ
ＥＴ２１０１および２１０４の各々のソース電極および
ドレイン電極は互に共通に接続される。同様にＦＥＴ２
１０２および２１０５の各々のソース電極およびドレイ
ン電極は互に共通に接続される。ＦＥＴ２１０２および
２１０５の互に共通に接続されたソース電極には入出力
端子１０７からの信号が入力端子ＩＮおよびインバータ
２１０６経由で供給され、これらＦＥＴの互に共通接続
されたドレイン電極はＦＥＴ２１０１および２１０４の
互に共通に接続されたソース電極に接続されるとともに
インバータ２１０７経由で出力端子ＯＵＴに接続され
る。インバータ２１０７の出力はまたインバータ２１０
８経由でＦＥＴ２１０１および２１０４の互に共通に接
続されたドレイン電極に接続される。
示した入力ラッチ回路２１０はクロック信号となる入力
イネーブル信号１１３のＨレベルに応答して端子ＩＮに
供給される入出力端子１０７の信号を端子ＯＵＴに通過
させ、入力イネーブルシ信号１１３のＬレベルに応答し
てその入力信号レベルを次のＨレベルまで保持する。そ
ために、このラッチ回路２１０は入力イネーブル信号１
１３の供給をクロック端子Ｃを経由してゲート電極に直
接にそれぞれ受けるＰＭＯＳＦＥＴ２１０１およびＮＭ
ＯＳＦＥＴ２１０２と、同信号１１３をインバータ２１
０３経由でゲート電極にそれぞれ受けるＮＭＯＳＦＥＴ
２１０４およびＰＭＯＳＦＥＴ２１０５とを備える。Ｆ
ＥＴ２１０１および２１０４の各々のソース電極および
ドレイン電極は互に共通に接続される。同様にＦＥＴ２
１０２および２１０５の各々のソース電極およびドレイ
ン電極は互に共通に接続される。ＦＥＴ２１０２および
２１０５の互に共通に接続されたソース電極には入出力
端子１０７からの信号が入力端子ＩＮおよびインバータ
２１０６経由で供給され、これらＦＥＴの互に共通接続
されたドレイン電極はＦＥＴ２１０１および２１０４の
互に共通に接続されたソース電極に接続されるとともに
インバータ２１０７経由で出力端子ＯＵＴに接続され
る。インバータ２１０７の出力はまたインバータ２１０
８経由でＦＥＴ２１０１および２１０４の互に共通に接
続されたドレイン電極に接続される。
【０００８】次に、タイミングチャートを示す図１１を
併せ参照して、マイコン１００のＲＥＳＥＴ端子１１０
に一定期間にわたりＬレベルを供給したのちＨレベルに
してリセット状態を解除した場合の動作を説明する。Ｒ
ＥＳＥＴ端子１１０（図８）にＬレベルを供給してマイ
コン１００を初期状態にした場合、入力イネーブル信号
１１３はＬレベルとなる。このＬレベルはインバータ１
１６でＨレベルに反転され、ＬレベルのＲＥＳＥＴ信号
１１１とともにＡＮＤ回路１１２に加えられる。したが
って、このＡＮＤ回路１１２の出力である出力イネーブ
ル信号１１４はＬレベルとなる。上述のとおり、制御信
号Ａ１０２の状態にかかわらず、制御部１０３のＮＡＮ
Ｄ回路２００の出力はＨレベルになり（図１１−４
１）、インバータ２０２の出力はＨレベルになるから、
ＮＯＲ回路２０１の出力はＬレベルになり（図１１−４
２）、これら信号の供給を受けるＰＭＯＳＦＥＴ２０３
およびＮＭＯＳＦＥＴ２０４はともにオフとなり出力端
子１０４はハイ・インピーダンス状態になる（図１１−
４３，４４）。
併せ参照して、マイコン１００のＲＥＳＥＴ端子１１０
に一定期間にわたりＬレベルを供給したのちＨレベルに
してリセット状態を解除した場合の動作を説明する。Ｒ
ＥＳＥＴ端子１１０（図８）にＬレベルを供給してマイ
コン１００を初期状態にした場合、入力イネーブル信号
１１３はＬレベルとなる。このＬレベルはインバータ１
１６でＨレベルに反転され、ＬレベルのＲＥＳＥＴ信号
１１１とともにＡＮＤ回路１１２に加えられる。したが
って、このＡＮＤ回路１１２の出力である出力イネーブ
ル信号１１４はＬレベルとなる。上述のとおり、制御信
号Ａ１０２の状態にかかわらず、制御部１０３のＮＡＮ
Ｄ回路２００の出力はＨレベルになり（図１１−４
１）、インバータ２０２の出力はＨレベルになるから、
ＮＯＲ回路２０１の出力はＬレベルになり（図１１−４
２）、これら信号の供給を受けるＰＭＯＳＦＥＴ２０３
およびＮＭＯＳＦＥＴ２０４はともにオフとなり出力端
子１０４はハイ・インピーダンス状態になる（図１１−
４３，４４）。
【０００９】同様に、制御部１０６のＮＡＮＤ回路２０
５の出力はＨレベルに（図１１−４１）、インバータ２
０７の出力はＨレベルになるので、ＮＯＲ回路２０６の
出力はＬレベルとなり（図１１−４２）、これら信号の
供給を受けるＰＭＯＳＦＥＴ２０８およびＮＭＯＳＦＥ
Ｔ２０９はともにＯＦＦとなる。上述のとおり、制御信
号Ｂ１０５の状態にかかわらず、入出力端子１０７はハ
イ・インピーダンス状態になる（図１１−４３，４
４）。また、入力イネーブル信号１１３はＬレベルであ
るから入力ラッチ回路２１０はラッチ状態であり入出力
端子１０７からの信号は取り込まれない。
５の出力はＨレベルに（図１１−４１）、インバータ２
０７の出力はＨレベルになるので、ＮＯＲ回路２０６の
出力はＬレベルとなり（図１１−４２）、これら信号の
供給を受けるＰＭＯＳＦＥＴ２０８およびＮＭＯＳＦＥ
Ｔ２０９はともにＯＦＦとなる。上述のとおり、制御信
号Ｂ１０５の状態にかかわらず、入出力端子１０７はハ
イ・インピーダンス状態になる（図１１−４３，４
４）。また、入力イネーブル信号１１３はＬレベルであ
るから入力ラッチ回路２１０はラッチ状態であり入出力
端子１０７からの信号は取り込まれない。
【００１０】次にＲＥＳＥＴ端子１１０に信号電圧Ｈレ
ベルを供給して初期状態を解除した場合の動作について
説明する。ＲＥＳＥＴ信号１１１はＨレベルであるか
ら、入力イネーブル信号１１３がＬレベルの場合はイン
バータ１１６でＨレベルに反転され、これら信号の供給
を受けるＡＮＤ１１２の出力イネーブル信号１１４はＨ
レベルとなり、制御部１０３のインバータ２０２の出力
がＬレベルとなる。このとき制御信号Ａ１０２がＨレベ
ルであれば（図１１−４５）、ＮＡＮＤ回路２００の出
力およびＮＯＲ回路２０１の出力はともにＬレベルにな
るので（図１１−４６）、ＰＭＯＳＦＥＴ２０３がＯ
Ｎ、ＮＭＯＳＦＥＴ２０４がＯＦＦとなり、出力端子１
０４にはＨレベルが出力される（図１１−４７）。また
制御信号Ａ１０２がＬレベルの場合は（図１１−４
８）、ＮＡＮＤ回路２００の出力およびＮＯＲ回路２０
１の出力はともにＨレベルとなるので（図１１−４９，
５０）、ＮＭＯＳＦＥＴ２０４がＯＮ、ＰＭＯＳＦＥＴ
２０４がＯＦＦとなり出力端子１０４にはＬレベルが出
力される（図１１−５１）。
ベルを供給して初期状態を解除した場合の動作について
説明する。ＲＥＳＥＴ信号１１１はＨレベルであるか
ら、入力イネーブル信号１１３がＬレベルの場合はイン
バータ１１６でＨレベルに反転され、これら信号の供給
を受けるＡＮＤ１１２の出力イネーブル信号１１４はＨ
レベルとなり、制御部１０３のインバータ２０２の出力
がＬレベルとなる。このとき制御信号Ａ１０２がＨレベ
ルであれば（図１１−４５）、ＮＡＮＤ回路２００の出
力およびＮＯＲ回路２０１の出力はともにＬレベルにな
るので（図１１−４６）、ＰＭＯＳＦＥＴ２０３がＯ
Ｎ、ＮＭＯＳＦＥＴ２０４がＯＦＦとなり、出力端子１
０４にはＨレベルが出力される（図１１−４７）。また
制御信号Ａ１０２がＬレベルの場合は（図１１−４
８）、ＮＡＮＤ回路２００の出力およびＮＯＲ回路２０
１の出力はともにＨレベルとなるので（図１１−４９，
５０）、ＮＭＯＳＦＥＴ２０４がＯＮ、ＰＭＯＳＦＥＴ
２０４がＯＦＦとなり出力端子１０４にはＬレベルが出
力される（図１１−５１）。
【００１１】同様に、制御部１０６においても、入力イ
ネーブル信号１１３がＬレベルのとき、出力イネーブル
信号１１４はＨレベルとなるため、インバータ２０７の
出力がＬレベルとなる。制御信号Ｂ１０５がＨレベルで
あれば（図１１−４５）、ＮＡＮＤ回路２０５の出力お
よびＮＯＲ回路２０６の出力はともにＬレベルになるの
で（図１１−４６）、ＰＭＯＳＦＥＴ２０８がＯＮ、Ｎ
ＭＯＳＦＥＴ２０９がＯＦＦとなり入出力端子１０７に
はＨレベルが出力される（図１１−４７）。
ネーブル信号１１３がＬレベルのとき、出力イネーブル
信号１１４はＨレベルとなるため、インバータ２０７の
出力がＬレベルとなる。制御信号Ｂ１０５がＨレベルで
あれば（図１１−４５）、ＮＡＮＤ回路２０５の出力お
よびＮＯＲ回路２０６の出力はともにＬレベルになるの
で（図１１−４６）、ＰＭＯＳＦＥＴ２０８がＯＮ、Ｎ
ＭＯＳＦＥＴ２０９がＯＦＦとなり入出力端子１０７に
はＨレベルが出力される（図１１−４７）。
【００１２】また制御信号Ｂ１０５がＬレベルの場合は
（図１１−４８）、ＮＡＮＤ回路２０５の出力とＮＯＲ
回路２０６の出力はともにＨレベルとなるので（図１１
−４９，５０）、ＮＭＯＳＦＥＴ２０９がＯＮ、ＰＭＯ
ＳＦＥＴ２０８がＯＦＦとなり出力端子１０４にはＬレ
ベルが出力される（図１１−５１）。入力イネーブル信
号１１３の電圧がＨレベルとなった場合は、入力ラッチ
２１０は読込状態となり入出力端子１０７の信号が制御
信号Ｂ１０５として取り込まれる。
（図１１−４８）、ＮＡＮＤ回路２０５の出力とＮＯＲ
回路２０６の出力はともにＨレベルとなるので（図１１
−４９，５０）、ＮＭＯＳＦＥＴ２０９がＯＮ、ＰＭＯ
ＳＦＥＴ２０８がＯＦＦとなり出力端子１０４にはＬレ
ベルが出力される（図１１−５１）。入力イネーブル信
号１１３の電圧がＨレベルとなった場合は、入力ラッチ
２１０は読込状態となり入出力端子１０７の信号が制御
信号Ｂ１０５として取り込まれる。
【００１３】次に、図１２を参照すると、この図に示し
た従来の評価用プローブ３００はケーブル３０３の一端
に接続され、このケーブルの他端は接続コネクタ３０１
を介してエミュレーション・チップ（被評価マイコンの
機能相当）３０８を搭載したＩＣＥ３０２に接続され
る。評価用プローブ３００の先端部３０４はシステム・
ボード３０７上のソケット３０６に挿入できるように被
評価マイコンのピン配置と同配列の接続ピン３０５が配
設され各ピンはケーブル３０３の配線とそれぞれ接続さ
れている。したがってこの評価用プローブ３００は接続
相手がソケット３０６でなければならないため、システ
ム・ボード上にハンダ付けされた被評価マイコンとの接
続は不可能である。
た従来の評価用プローブ３００はケーブル３０３の一端
に接続され、このケーブルの他端は接続コネクタ３０１
を介してエミュレーション・チップ（被評価マイコンの
機能相当）３０８を搭載したＩＣＥ３０２に接続され
る。評価用プローブ３００の先端部３０４はシステム・
ボード３０７上のソケット３０６に挿入できるように被
評価マイコンのピン配置と同配列の接続ピン３０５が配
設され各ピンはケーブル３０３の配線とそれぞれ接続さ
れている。したがってこの評価用プローブ３００は接続
相手がソケット３０６でなければならないため、システ
ム・ボード上にハンダ付けされた被評価マイコンとの接
続は不可能である。
【００１４】
【発明が解決しようとする課題】前述の刊行物記載のシ
ステム・ボードの評価においては、前述のデバッグ終了
後の被評価マイコンに異常動作または不動作が生じた場
合に被評価マイコンが初期状態またはスタンバイ状態で
あっても出力端子および入出力端子の中にはＨレベルま
たはＬレベルに固定されてしまう端子が存在する。そた
めＩＣＥから強制的にシステム・ボードへ信号を供給し
てもその固定された端子レベルによって正常な信号供給
が妨げられ、再評価が行えない。そのため被評価マイコ
ンをハンダ溶融によりシステム・ボードから抜去し、か
つＩＣＥのプローブ挿入用ソケットをボードに再度とり
付ける必要が生じる。
ステム・ボードの評価においては、前述のデバッグ終了
後の被評価マイコンに異常動作または不動作が生じた場
合に被評価マイコンが初期状態またはスタンバイ状態で
あっても出力端子および入出力端子の中にはＨレベルま
たはＬレベルに固定されてしまう端子が存在する。そた
めＩＣＥから強制的にシステム・ボードへ信号を供給し
てもその固定された端子レベルによって正常な信号供給
が妨げられ、再評価が行えない。そのため被評価マイコ
ンをハンダ溶融によりシステム・ボードから抜去し、か
つＩＣＥのプローブ挿入用ソケットをボードに再度とり
付ける必要が生じる。
【００１５】したがって本発明の目的は、デバッグ後の
被評価マイコンに異常動作が生じた場合でもシステム・
ボードからそのマイコンを取り外すことなく、ＩＣＥに
よるボード全体の動作状態の再評価ができるシステム・
ボードの評価方法およびその評価用プローブを提供する
ことにある。
被評価マイコンに異常動作が生じた場合でもシステム・
ボードからそのマイコンを取り外すことなく、ＩＣＥに
よるボード全体の動作状態の再評価ができるシステム・
ボードの評価方法およびその評価用プローブを提供する
ことにある。
【００１６】
【課題を解決するための手段】本発明によると、所定の
命令を実行し入出力端子への信号の入力を制御する入力
イネーブル信号および所定の制御信号群を発生する命令
実行部と、所定の出力端子およびこの出力端子への出力
信号供給を制御する出力端子制御部と、所定の入出力端
子およびこの入出力端子への出力信号供給を制御する入
出力端子制御部と、初期化信号の供給を受けるＲＥＳＥ
Ｔ端子と、前記出力端子及び前記入出力端子をハイ・イ
ンピーダンス状態へ遷移させる出力イネーブル信号発生
用論理回路とを備えるマイクロコンピュータ搭載のシス
テム・ボードの評価方法において、前記出力端子及び入
出力端子を前記ハイ・インピーダンス状態に遷移させる
モード信号の供給を受けるモード端子が前記マイクロコ
ンピュータにさらに備えられ、前記命令実行部が前記モ
ード信号に応答して前記入力イネーブル信号を発生する
ことにより前記出力端子および入出力端子を前記ハイ・
インピーダンス状態にし、前記出力端子および入出力端
子に前記モード信号およびＲＥＳＥＴ信号を含む所定の
制御信号を授受することを特徴とするシステム・ボード
の評価方法が得られる。
命令を実行し入出力端子への信号の入力を制御する入力
イネーブル信号および所定の制御信号群を発生する命令
実行部と、所定の出力端子およびこの出力端子への出力
信号供給を制御する出力端子制御部と、所定の入出力端
子およびこの入出力端子への出力信号供給を制御する入
出力端子制御部と、初期化信号の供給を受けるＲＥＳＥ
Ｔ端子と、前記出力端子及び前記入出力端子をハイ・イ
ンピーダンス状態へ遷移させる出力イネーブル信号発生
用論理回路とを備えるマイクロコンピュータ搭載のシス
テム・ボードの評価方法において、前記出力端子及び入
出力端子を前記ハイ・インピーダンス状態に遷移させる
モード信号の供給を受けるモード端子が前記マイクロコ
ンピュータにさらに備えられ、前記命令実行部が前記モ
ード信号に応答して前記入力イネーブル信号を発生する
ことにより前記出力端子および入出力端子を前記ハイ・
インピーダンス状態にし、前記出力端子および入出力端
子に前記モード信号およびＲＥＳＥＴ信号を含む所定の
制御信号を授受することを特徴とするシステム・ボード
の評価方法が得られる。
【００１７】また、この発明によると、一方の端部がマ
イコン評価装置に接続され他方の端部が被評価マイコン
に接続されて信号の授受を行うマイコン評価用プローブ
において、前記他方の端部が前記被評価マイコンを覆っ
た状態で前記信号の授受を行うように内面に前記被評価
マイコンの各ピン対応の導電体パターンを有する凹部を
備えることを特徴とするプローブが得られる。
イコン評価装置に接続され他方の端部が被評価マイコン
に接続されて信号の授受を行うマイコン評価用プローブ
において、前記他方の端部が前記被評価マイコンを覆っ
た状態で前記信号の授受を行うように内面に前記被評価
マイコンの各ピン対応の導電体パターンを有する凹部を
備えることを特徴とするプローブが得られる。
【００１８】
【実施例】次に、図８〜１０と共通な構成要素には共通
な参照番号を付して本発明の第１の実施例をブロックで
示した図１を参照すると、この実施例は被評価マイコン
の所定の出力端子および入出力端子をハイ・インピーダ
ンス状態にするためのモード端子１０８を備える。この
端子１０８に印加されるモード信号１０９は命令実行部
１０１に供給される。それ以外の構成は上述の従来技術
による構成と同じであるから詳述しない。また、ＲＥＳ
ＥＴ端子１１０にＬレベルを供給してマイコンを初期状
態にする動作も前述と同様であるから説明を省略する。
な参照番号を付して本発明の第１の実施例をブロックで
示した図１を参照すると、この実施例は被評価マイコン
の所定の出力端子および入出力端子をハイ・インピーダ
ンス状態にするためのモード端子１０８を備える。この
端子１０８に印加されるモード信号１０９は命令実行部
１０１に供給される。それ以外の構成は上述の従来技術
による構成と同じであるから詳述しない。また、ＲＥＳ
ＥＴ端子１１０にＬレベルを供給してマイコンを初期状
態にする動作も前述と同様であるから説明を省略する。
【００１９】次に、図１〜４を併せ参照してこの実施例
における命令実行部１０，制御部１０３，および制御部
１０６の動作を説明する。本実施例の命令実行部のブロ
ック図を示す図２を参照すると、命令実行部１０１は従
来技術によるマイコンの機能の他に次の機能を備える。
すなわち、命令実行部１０１はマイクロシーケンス制御
ユニット１０１１およびバス制御ユニット１０１２を備
える。マイクロシーケンス制御ユニット１０１１はアド
レス計算、算術論理演算およびデータ転送をマイクロプ
ログラムによって制御する機能を有し、ＲＥＳＥＴ信号
１１１およびモード信号１０９の供給を受けて入力イネ
ーブル信号１１３を出力する。また、所定の命令処理に
従い制御信号群をバス制御ユニット１０１２に供給す
る。バス制御ユニット１０１２はマイクロシーケンス制
御ユニット１０１１で得られたアドレスに基づく所要の
バスサイクル起動とバスサイクル起動要求がないときの
命令プリフェッチ用アドレス発生による命令のプリフェ
ッチとを行う機能を有し、供給された制御信号群を各出
力端子制御部および各入出力端子制御部に供給する一
方、外部信号の供給を入出力端子制御部を経て受ける。
における命令実行部１０，制御部１０３，および制御部
１０６の動作を説明する。本実施例の命令実行部のブロ
ック図を示す図２を参照すると、命令実行部１０１は従
来技術によるマイコンの機能の他に次の機能を備える。
すなわち、命令実行部１０１はマイクロシーケンス制御
ユニット１０１１およびバス制御ユニット１０１２を備
える。マイクロシーケンス制御ユニット１０１１はアド
レス計算、算術論理演算およびデータ転送をマイクロプ
ログラムによって制御する機能を有し、ＲＥＳＥＴ信号
１１１およびモード信号１０９の供給を受けて入力イネ
ーブル信号１１３を出力する。また、所定の命令処理に
従い制御信号群をバス制御ユニット１０１２に供給す
る。バス制御ユニット１０１２はマイクロシーケンス制
御ユニット１０１１で得られたアドレスに基づく所要の
バスサイクル起動とバスサイクル起動要求がないときの
命令プリフェッチ用アドレス発生による命令のプリフェ
ッチとを行う機能を有し、供給された制御信号群を各出
力端子制御部および各入出力端子制御部に供給する一
方、外部信号の供給を入出力端子制御部を経て受ける。
【００２０】上述のマイクロシーケンス制御ユニット１
０１１の本実施例対応の処理フローを示す図３およびそ
の動作タイミングチャートを示す図４を併せて参照する
と、端子１１０へのＲＥＳＥＴ信号がＬレベルか否かを
サイクリックに監視しており（図３−８１）、Ｌレベル
ならばマイコン１００内部の各レジスタを初期化し（図
３−８２）、Ｈレベルならばモード信号１０９がＨレベ
ルか否かを監視する（図３−８３，および図４−ａ，
ｂ）。Ｈレベルならば入力イネーブル信号１１３をＨレ
ベルにして出力したあと所定のプログラムを実行する
（図３−８４，および図４−ｃ）。Ｌレベルならばマイ
コンの所定プログラムを実行する（図３−８５，および
図４−ｄ）。したがって、ＲＥＳＥＴ端子１１０にＨレ
ベルを供給してマイコン１００の初期状態を解除すると
ＲＥＳＥＴ信号１１１はＨレベルになる。このときモー
ド端子１０８への供給信号がＨレベルで、かつＲＥＳＥ
Ｔ信号がＨレベルの場合にこれら信号のＨレベルに応答
して命令実行部１０１は入力イネーブル信号１１３をＨ
レベルにして出力する。この入力イネーブル信号１１３
およびＲＥＳＥＴ信号はともにＨレベルであるから出力
イネーブル信号１１４はＬレベルとなり（図４−ｅ）、
初期状態の場合と同様にＮＡＮＤ回路２００および２０
５はＨレベル（図４−ｆ）、ＮＯＲ回路２０１および２
０６はＬレベルとなり（図４−ｇ）出力端子１０４およ
び入出力端子１０７はハイ・インピーダンス状態になる
（図４−ｈ，ｉ）。一方、入力イネーブル信号１１３の
Ｈレベルに応答して制御部１０６の入力ラッチ２１０は
読込状態となり入出力端子１０７の信号が制御信号Ｂ１
０５と同一信号線を経て命令実行部１０１に取り込まれ
る。
０１１の本実施例対応の処理フローを示す図３およびそ
の動作タイミングチャートを示す図４を併せて参照する
と、端子１１０へのＲＥＳＥＴ信号がＬレベルか否かを
サイクリックに監視しており（図３−８１）、Ｌレベル
ならばマイコン１００内部の各レジスタを初期化し（図
３−８２）、Ｈレベルならばモード信号１０９がＨレベ
ルか否かを監視する（図３−８３，および図４−ａ，
ｂ）。Ｈレベルならば入力イネーブル信号１１３をＨレ
ベルにして出力したあと所定のプログラムを実行する
（図３−８４，および図４−ｃ）。Ｌレベルならばマイ
コンの所定プログラムを実行する（図３−８５，および
図４−ｄ）。したがって、ＲＥＳＥＴ端子１１０にＨレ
ベルを供給してマイコン１００の初期状態を解除すると
ＲＥＳＥＴ信号１１１はＨレベルになる。このときモー
ド端子１０８への供給信号がＨレベルで、かつＲＥＳＥ
Ｔ信号がＨレベルの場合にこれら信号のＨレベルに応答
して命令実行部１０１は入力イネーブル信号１１３をＨ
レベルにして出力する。この入力イネーブル信号１１３
およびＲＥＳＥＴ信号はともにＨレベルであるから出力
イネーブル信号１１４はＬレベルとなり（図４−ｅ）、
初期状態の場合と同様にＮＡＮＤ回路２００および２０
５はＨレベル（図４−ｆ）、ＮＯＲ回路２０１および２
０６はＬレベルとなり（図４−ｇ）出力端子１０４およ
び入出力端子１０７はハイ・インピーダンス状態になる
（図４−ｈ，ｉ）。一方、入力イネーブル信号１１３の
Ｈレベルに応答して制御部１０６の入力ラッチ２１０は
読込状態となり入出力端子１０７の信号が制御信号Ｂ１
０５と同一信号線を経て命令実行部１０１に取り込まれ
る。
【００２１】モード端子１０８へ供給される信号電圧が
Ｌレベルの場合、入力イネーブル信号１１３は命令実行
部１０１の所定の命令実行内容によって変化しモード信
号１０９では制御されない。命令実行部１０１から入力
イネーブル信号１１３がＬレベルで出力されインバータ
１１６でＨレベルに反転されて供給されると、ＲＥＳＥ
Ｔ信号はＨレベルであるからＡＮＤ回路１１２の出力イ
ネーブル信号１１４はＨレベルとなり（図４−ｊ）、こ
のＨレベルを受けて制御部１０３のインバータ２０２の
出力はＬレベルとなる。このとき制御信号Ａ１０２がＨ
レベルであれば（図４−ｓ）、ＮＡＮＤ回路２００の出
力およびＮＯＲ回路２０１の出力はともにＬレベルにな
る（図４−ｋ，ｌ）ので、ＰＭＯＳＦＥＴ２０３はＯ
Ｎ、ＮＭＯＳＦＥＴはＯＦＦとなり、出力端子１０４に
はＨレベルが出力される（図４−ｍ，ｎ）。また制御信
号Ａ１０２がＬレベルの場合は（図４−ｔ）、ＮＡＮＤ
回路２００の出力はＨレベル（図４−ｐ）、ＮＯＲ回路
２０１の出力はＨレベル（図４−ｑ）となるのでＮＭＯ
ＳＦＥＴ２０４はＯＮ、ＰＭＯＳＦＥＴ２０３はＯＦＦ
となり出力端子１０４にはＬレベルが出力される（図４
−ｒ）。同様に制御部１０６は出力イネーブル信号１１
４のＨレベルを受けてインバータ２０７の出力はＬレベ
ルとなる。このとき制御信号Ｂ１０５がＨレベルであれ
ば（図４−ｓ）ＮＡＮＤ回路２０５の出力およびＮＯＲ
回路２０６の出力はともにＬレベルになる（図４−ｋ，
ｌ）ので、ＰＭＯＳＦＥＴ２０８はＯＮ、ＮＭＯＳＦＥ
Ｔ２０９はＯＦＦとなり入出力端子１０７にはＨレベル
が出力される（図４−ｍ，ｎ）。また制御信号Ｂ１０５
がＬレベルの場合は（図４−ｔ）、ＮＡＮＤ回路２０５
の出力はＨレベル（図４−ｐ）、ＮＯＲ回路２０６の出
力はＨレベル（図４−ｑ）となるのでＮＭＯＳＦＥＴ２
０９はＯＮ、ＰＭＯＳＦＥＴ２０８はＯＦＦとなり入出
力端子１０７にはＬレベルが出力される（図４−ｒ）。
このとき入力イネーブル信号１１３はＬレベルであるか
ら、制御信号Ｂ１０５のＨ，Ｌレベルに関係なく、入力
ラッチ回路２１０はラッチ状態であり入出力端子１０７
の信号はマイコン内部に入力されない。
Ｌレベルの場合、入力イネーブル信号１１３は命令実行
部１０１の所定の命令実行内容によって変化しモード信
号１０９では制御されない。命令実行部１０１から入力
イネーブル信号１１３がＬレベルで出力されインバータ
１１６でＨレベルに反転されて供給されると、ＲＥＳＥ
Ｔ信号はＨレベルであるからＡＮＤ回路１１２の出力イ
ネーブル信号１１４はＨレベルとなり（図４−ｊ）、こ
のＨレベルを受けて制御部１０３のインバータ２０２の
出力はＬレベルとなる。このとき制御信号Ａ１０２がＨ
レベルであれば（図４−ｓ）、ＮＡＮＤ回路２００の出
力およびＮＯＲ回路２０１の出力はともにＬレベルにな
る（図４−ｋ，ｌ）ので、ＰＭＯＳＦＥＴ２０３はＯ
Ｎ、ＮＭＯＳＦＥＴはＯＦＦとなり、出力端子１０４に
はＨレベルが出力される（図４−ｍ，ｎ）。また制御信
号Ａ１０２がＬレベルの場合は（図４−ｔ）、ＮＡＮＤ
回路２００の出力はＨレベル（図４−ｐ）、ＮＯＲ回路
２０１の出力はＨレベル（図４−ｑ）となるのでＮＭＯ
ＳＦＥＴ２０４はＯＮ、ＰＭＯＳＦＥＴ２０３はＯＦＦ
となり出力端子１０４にはＬレベルが出力される（図４
−ｒ）。同様に制御部１０６は出力イネーブル信号１１
４のＨレベルを受けてインバータ２０７の出力はＬレベ
ルとなる。このとき制御信号Ｂ１０５がＨレベルであれ
ば（図４−ｓ）ＮＡＮＤ回路２０５の出力およびＮＯＲ
回路２０６の出力はともにＬレベルになる（図４−ｋ，
ｌ）ので、ＰＭＯＳＦＥＴ２０８はＯＮ、ＮＭＯＳＦＥ
Ｔ２０９はＯＦＦとなり入出力端子１０７にはＨレベル
が出力される（図４−ｍ，ｎ）。また制御信号Ｂ１０５
がＬレベルの場合は（図４−ｔ）、ＮＡＮＤ回路２０５
の出力はＨレベル（図４−ｐ）、ＮＯＲ回路２０６の出
力はＨレベル（図４−ｑ）となるのでＮＭＯＳＦＥＴ２
０９はＯＮ、ＰＭＯＳＦＥＴ２０８はＯＦＦとなり入出
力端子１０７にはＬレベルが出力される（図４−ｒ）。
このとき入力イネーブル信号１１３はＬレベルであるか
ら、制御信号Ｂ１０５のＨ，Ｌレベルに関係なく、入力
ラッチ回路２１０はラッチ状態であり入出力端子１０７
の信号はマイコン内部に入力されない。
【００２２】上述の第１の実施例の変形のブロック図を
示す図５を参照すると、第１の実施例と異なる部分は次
のとおりである。
示す図５を参照すると、第１の実施例と異なる部分は次
のとおりである。
【００２３】（ａ）２入力のＡＮＤ回路１１２を３入力
のＡＮＤ回路１１５に置換し、それら入力を、モード信
号１０９、ＲＥＳＥＴ信号１１１、および入力イネーブ
ル信号１１３とした。
のＡＮＤ回路１１５に置換し、それら入力を、モード信
号１０９、ＲＥＳＥＴ信号１１１、および入力イネーブ
ル信号１１３とした。
【００２４】（ｂ）命令実行部１０１へのモード信号１
０９の供給を行わないすなわち、従来の評価方法と同じ
である。
０９の供給を行わないすなわち、従来の評価方法と同じ
である。
【００２５】本実施例のマイコン１００の出力端子１０
４および入出力端子１０７をハイ・インピーダンス状態
にする場合はモード端子１０８にＨレベルを供給する。
このＨレベルの信号はインバータ１１７でＬレベルに反
転されるからＡＮＤ回路１１５の出力イネーブル信号１
１４をＨレベルにすることができる。それ以後の動作は
図３を参照して述べた従来の評価方法対応のマイコンと
同じであるから詳述しない。
４および入出力端子１０７をハイ・インピーダンス状態
にする場合はモード端子１０８にＨレベルを供給する。
このＨレベルの信号はインバータ１１７でＬレベルに反
転されるからＡＮＤ回路１１５の出力イネーブル信号１
１４をＨレベルにすることができる。それ以後の動作は
図３を参照して述べた従来の評価方法対応のマイコンと
同じであるから詳述しない。
【００２６】上述の各実施例におけるマイコン搭載シス
テム・ボードの異常動作が検出され、ＩＣＥによる再評
価を行う際に用いる評価用プローブの実施例を示す図６
および図７を参照すると、評価用プローブ３００は被評
価マイコン１００用のプローブ先端のソケット３０９、
被評価マイコン１００用のＩＣＥ３０２に接続する接続
コネクタ３０１および評価用プローブ先端部３０４およ
びソケット３０９と接続コネクタ３０１とを接続するケ
ーブル３０３とで構成される。また、被評価マイコン１
００はシステム・ボードを形成するプリント基板３０７
上に直接にハンダ付けされている。評価用プローブ先端
のソケット３０９には、被評価マイコン１００を開口部
に収容するための点線で図示した凹部がある。図７を参
照するとこの図に示したソケット３０９の凹部内面の黒
く着色した部分は導電体パターン３１０を示し、被評価
マイコン１００の各ピンに対応の位置に配設される。評
価用プローブ３００を被評価マイコン１００にかぶせる
と被評価マイコン１００の各ピンと上述の凹部内面の各
導電体パターンが相互に接触する。また、各導電体パタ
ーンはケーブル３０３内の配線と１対１で接続される。
ケーブル３０３内の各配線は接続コネクタ３０１を介し
てＩＣＥ３０２に接続される。
テム・ボードの異常動作が検出され、ＩＣＥによる再評
価を行う際に用いる評価用プローブの実施例を示す図６
および図７を参照すると、評価用プローブ３００は被評
価マイコン１００用のプローブ先端のソケット３０９、
被評価マイコン１００用のＩＣＥ３０２に接続する接続
コネクタ３０１および評価用プローブ先端部３０４およ
びソケット３０９と接続コネクタ３０１とを接続するケ
ーブル３０３とで構成される。また、被評価マイコン１
００はシステム・ボードを形成するプリント基板３０７
上に直接にハンダ付けされている。評価用プローブ先端
のソケット３０９には、被評価マイコン１００を開口部
に収容するための点線で図示した凹部がある。図７を参
照するとこの図に示したソケット３０９の凹部内面の黒
く着色した部分は導電体パターン３１０を示し、被評価
マイコン１００の各ピンに対応の位置に配設される。評
価用プローブ３００を被評価マイコン１００にかぶせる
と被評価マイコン１００の各ピンと上述の凹部内面の各
導電体パターンが相互に接触する。また、各導電体パタ
ーンはケーブル３０３内の配線と１対１で接続される。
ケーブル３０３内の各配線は接続コネクタ３０１を介し
てＩＣＥ３０２に接続される。
【００２７】この被評価マイコン１００の動作がＩＣＥ
３０２内蔵のエミュレーション・チップ３０８の動作と
異なる異常動作を示した場合につき本発明の評価用プロ
ーブによる再評価方法の事例を説明する。
３０２内蔵のエミュレーション・チップ３０８の動作と
異なる異常動作を示した場合につき本発明の評価用プロ
ーブによる再評価方法の事例を説明する。
【００２８】プリント基板３０７上の被評価マイコン１
００のモード端子１０８にＨレベルを供給したのち、Ｒ
ＥＳＥＴ端子１００にＬレベルを供給し初期状態にす
る。続いてＲＥＳＥＴ端子１１０にＨレベルを供給して
初期状態を解除し、モード信号１０９をモード端子１０
８に供給して被評価マイコン１００の全出力端および全
入出力端子をハイ・インピーダンス状態にする。次に、
評価用プローブ３００を被評価マイコン１００にかぶせ
ＩＣＥ３０２を起動するとともに、ＩＣＥ３０２内蔵の
エミュレーション・チップ３０８を評価用プローブ３０
０を介して被評価マイコン１００に置換する。これによ
り、システム・ボード全体につき所定の再評価を行う。
このとき、被評価マイコン１００はハイ・インピーダン
ス状態に設定されているからこの再評価の動作に悪影響
を及ぼすことはない。なお、この実施例は一例としてＩ
ＣＥで説明したが、ＩＣテスタや他の評価装置において
もその応用が可能である。
００のモード端子１０８にＨレベルを供給したのち、Ｒ
ＥＳＥＴ端子１００にＬレベルを供給し初期状態にす
る。続いてＲＥＳＥＴ端子１１０にＨレベルを供給して
初期状態を解除し、モード信号１０９をモード端子１０
８に供給して被評価マイコン１００の全出力端および全
入出力端子をハイ・インピーダンス状態にする。次に、
評価用プローブ３００を被評価マイコン１００にかぶせ
ＩＣＥ３０２を起動するとともに、ＩＣＥ３０２内蔵の
エミュレーション・チップ３０８を評価用プローブ３０
０を介して被評価マイコン１００に置換する。これによ
り、システム・ボード全体につき所定の再評価を行う。
このとき、被評価マイコン１００はハイ・インピーダン
ス状態に設定されているからこの再評価の動作に悪影響
を及ぼすことはない。なお、この実施例は一例としてＩ
ＣＥで説明したが、ＩＣテスタや他の評価装置において
もその応用が可能である。
【００２９】
【発明の効果】上述のとおり、本発明による評価方法対
応構成を備えたマイコンは、出力端子および入出力端子
の出力イネーブル信号を発生する論理回路と、この論理
回路または命令実行部にモード信号を供給するためのモ
ード端子とを有し、出力端子および入出力端子を各端子
ごとにハイ・インピーダンス状態にすることができる。
応構成を備えたマイコンは、出力端子および入出力端子
の出力イネーブル信号を発生する論理回路と、この論理
回路または命令実行部にモード信号を供給するためのモ
ード端子とを有し、出力端子および入出力端子を各端子
ごとにハイ・インピーダンス状態にすることができる。
【００３０】また本発明による評価用プローブは、その
先端のソケットに凹部を備え、その凹部の内面に形成し
た被評価マイコンの各ピン対応の導電体パターンを備え
るので、このプローブを被評価マイコンにかぶせること
によって被評価マイコンの各ピンと上記各導電体パター
ンとを相互に接触状態にできる。したがって、このマイ
コンおよ評価用プローブによる本発明の評価方法は、シ
ステム・ボード搭載の被評価マイコンの動作に異常があ
っても、そのボード上にハンダで直付けされた被評価マ
イコンをボードから外すことなく、システム・ボード全
体の動作を再評価することが可能となり、評価作業の効
率向上に寄与する。
先端のソケットに凹部を備え、その凹部の内面に形成し
た被評価マイコンの各ピン対応の導電体パターンを備え
るので、このプローブを被評価マイコンにかぶせること
によって被評価マイコンの各ピンと上記各導電体パター
ンとを相互に接触状態にできる。したがって、このマイ
コンおよ評価用プローブによる本発明の評価方法は、シ
ステム・ボード搭載の被評価マイコンの動作に異常があ
っても、そのボード上にハンダで直付けされた被評価マ
イコンをボードから外すことなく、システム・ボード全
体の動作を再評価することが可能となり、評価作業の効
率向上に寄与する。
【図１】本発明のシステム・ボードの評価方法対応マイ
コンのブロック図である。
コンのブロック図である。
【図２】図１の命令実行部のブロック図である。
【図３】図１の命令実行部の処理フローチャートであ
る。
る。
【図４】図１の動作説明用タイミングチャートである。
【図５】図１のマイコンの一部変更ブロック図である。
【図６】本発明の評価用プローブの概略図である。
【図７】図６の評価用プローブ先端のソケットの機構図
である。
である。
【図８】従来のシステム・ボードの評価方法対応マイコ
ンのブロック図である。
ンのブロック図である。
【図９】図８の出力端子制御部および入出力端子制御部
の回路図である。
の回路図である。
【図１０】図９のラッチ回路の回路図である。
【図１１】図８〜９の動作説明用タイミングチャートで
ある。
ある。
【図１２】従来の評価用プローブの概略図である。
１００ マイコン １０１ 命令実行部 １０２ 制御信号Ａ １０３ 出力端子制御部 １０４ 出力端子 １０５ 制御信号Ｂ １０６ 入出力端子制御部 １０７ 入出力端子 １０８ モード端子 １０９ モード信号 １１０ ＲＥＳＥＴ端子 １１１ ＲＥＳＥＴ信号 １１２，１１５ ＡＮＤ回路 １１３ 入力イネーブル信号 １１４ 出力イネーブル信号 １１６，１１７ インバータ ３００ 評価用プローブ ３０１ コネクタ ３０２ ＩＣＥ ３０３ ケーブル ３０４ 評価用プローブ先端部 ３０７ システム・ボード ３０９ 評価用プローブ先端のソケット
Claims (3)
- 【請求項１】 所定の命令を実行し入出力端子への信号
の入力を制御する入力イネーブル信号および所定の制御
信号群を発生する命令実行部と、所定の出力端子および
この出力端子への出力信号供給を制御する出力端子制御
部と、所定の入出力端子およびこの入出力端子への出力
信号供給を制御する入出力端子制御部と、初期化信号の
供給を受けるＲＥＳＥＴ端子と、前記出力端子及び前記
入出力端子をハイ・インピーダンス状態へ遷移させる出
力イネーブル信号発生用論理回路とを備えるマイクロコ
ンピュータ搭載のシステム・ボードの評価方法におい
て、前記出力端子及び入出力端子を前記ハイ・インピー
ダンス状態に遷移させるモード信号の供給を受けるモー
ド端子が前記マイクロコンピュータにさらに備えられ、
前記命令実行部が前記モード信号に応答して前記入力イ
ネーブル信号を発生することにより前記出力端子および
入出力端子を前記ハイ・インピーダンス状態にし、前記
出力端子および入出力端子に前記モード信号およびＲＥ
ＳＥＴ信号を含む所定の制御信号を授受することを特徴
とするシステム・ボードの評価方法。 - 【請求項２】 所定の命令を実行し入出力端子への信号
の入力を制御する入力イネーブル信号および所定の制御
信号群を発生する命令実行部と、所定の出力端子および
この出力端子への出力信号供給を制御する出力端子制御
部と、所定の入出力端子およびこの入出力端子への出力
信号供給を制御する入出力端子制御部と、初期化信号の
供給を受けるＲＥＳＥＴ端子と、前記出力端子及び前記
入出力端子をハイ・インピーダンス状態へ遷移させる出
力イネーブル信号発生用論理回路とを備えるマイクロコ
ンピュータ搭載のシステム・ボードの評価方法におい
て、前記出力端子及び前記入出力端子を前記ハイ・イン
ピーダンス状態に遷移させるモード信号の供給を受ける
モード端子が前記マイクロコンピュータにさらに備えら
れ、前記出力イネーブル信号発生用論理回路が前記初期
化信号のハイレベル時に前記モード信号および前記入力
イネーブル信号のいずれか一方の反転信号に応答して前
記出力イネーブル信号を発生することにより前記出力端
子および前記入出力端子を前記ハイ・インピーダンス状
態にし、前記出力端子および入出力端子に前記モード信
号およびＲＥＳＥＴ信号を含む所定の制御信号を授受す
ることを特徴とするシステム・ボードの評価方法。 - 【請求項３】 マイクロコンピュータ評価装置に接続さ
れた一方の端部とシステム・ボード搭載の被評価マイク
ロコンピュータと着脱可能な状態で電気的接触を保持で
きる他方の端部とを備え、信号の授受を行うマイクロコ
ンピュータ評価用プローブにおいて、前記他方の端部が
前記被評価マイクロコンピュータを前記システム・ボー
ドに搭載したままの状態で上から覆って前記信号の授受
を行うように凹部を備えることと、前記凹部の内面に前
記被評価マイクロコンピュータの各ピン対応の導電体部
材を備えることとを特徴とする評価用プローブ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127654A JPH0695908A (ja) | 1992-06-02 | 1993-05-31 | マイクロコンピュータ開発用システム・ボードの評価方 法およびその評価用プローブ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14120392 | 1992-06-02 | ||
| JP4-141203 | 1992-06-02 | ||
| JP5127654A JPH0695908A (ja) | 1992-06-02 | 1993-05-31 | マイクロコンピュータ開発用システム・ボードの評価方 法およびその評価用プローブ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0695908A true JPH0695908A (ja) | 1994-04-08 |
Family
ID=26463549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5127654A Pending JPH0695908A (ja) | 1992-06-02 | 1993-05-31 | マイクロコンピュータ開発用システム・ボードの評価方 法およびその評価用プローブ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695908A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7768288B2 (en) | 2006-10-12 | 2010-08-03 | Giga-Byte Technology Co., Ltd. | Detection device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457350A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Testing device for substrate mounting central processing unit |
| JPH03248234A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | イン・サーキット・エミュレータ |
| JPH04111136A (ja) * | 1990-08-31 | 1992-04-13 | Ricoh Co Ltd | 制御用ｌｓｉ |
| JPH04186440A (ja) * | 1990-11-21 | 1992-07-03 | Nec Corp | マイクロコンピュータ |
-
1993
- 1993-05-31 JP JP5127654A patent/JPH0695908A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457350A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Testing device for substrate mounting central processing unit |
| JPH03248234A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | イン・サーキット・エミュレータ |
| JPH04111136A (ja) * | 1990-08-31 | 1992-04-13 | Ricoh Co Ltd | 制御用ｌｓｉ |
| JPH04186440A (ja) * | 1990-11-21 | 1992-07-03 | Nec Corp | マイクロコンピュータ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7768288B2 (en) | 2006-10-12 | 2010-08-03 | Giga-Byte Technology Co., Ltd. | Detection device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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