JPH0397336A

JPH0397336A - 複素乗算器

Info

Publication number: JPH0397336A
Application number: JP23293089A
Authority: JP
Inventors: Kiyoharu Maeda; 清春前田; Naohisa Kawaguchi; 直久川口
Original assignee: NEC Corp; NEC AccessTechnica Ltd
Current assignee: NEC Platforms Ltd; NEC Corp
Priority date: 1989-09-11
Filing date: 1989-09-11
Publication date: 1991-04-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタル信号処理技術を用いた変復調装置に
おける複素乗算器に関する。

〔従来の技術〕

従来、この種の複素乗算を必要とするディジタル信号処
理技術を用いた変復調装置においては、汎用プロセッサ
等を用いてこの演算が行われてきた。第３図にこの種の
複素乗算器の従来の回路図を示す。

今、乗算の対象となる２個の複素数をＡ＋ｊＢとＣ＋ｊ
Ｄとすると、その積の実部Ｒと虚部Ｉはそれぞれ次の（
１〉式と（２）式で表わされる。

Ｒ＝ＡｘＣ−ＢｘＤ　　・−−−−・（１）１＝ＡＸＤ
＋ＢＸＣ　　　　・・・　−・・　　（２）第１の入力
端子１１には、一方の複素数（Ａ＋ｊＢ）の実部Ａが入
力され、また第２の入力端子１２には他方の複素数（Ｃ
＋ｊＤ）の実部Ｃが入力される。同様に、第３の入力端
子１３には一方の複素数（Ａ＋ｊＢ）の虚部Ｂが入力さ
れ、また第４の入力端子１４には他方の複素数（Ｃ＋ｊ
Ｄ）の虚部Ｄが入力される。

そして、乗算器（Ｉ）１５により積ＡＸＣが求められ、
また乗算器（ＩＩ）１６により積ＢＸＤが求められる。

そして、減算器１７によりその差ＡＸＣ−ＢＸＤが求め
られ、第１の出力端子１８に実部Ｒのデータが得られる
。

一方、乗算器（ＩＩＩ）１９および乗算器（■）２０に
よりそれぞれ積ＡｘＤおよび積ＢＸＣが求められ、加算
器２１によりその和ＡＸＤ＋ＢＸＣが求められ、第２の
出力端子２２に虚部■のデータが得られる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の複素乗算器は乗算を４
回行っており、４個の乗算器を必要としている。しかも
、乗算は加減算と比べて演算時間やＲＯＭ　（ランダム
・アクセス・メモリ）容量ともに増大するという欠点が
あるため、従来の複素乗算器は演算時間がかかるという
欠点があった。

〔課題を解決するための手段〕

本発明においては、一方の複素数の実部と虚部とを加算
する第１の加算器と、他方の複素数の実部と虚部とを加
算する第２の加算器と、第１の加算器の出力と第２の加
算器の出力との積を求める第１の乗算器と、一方の複素
数の実部と他方の複素数の実部との積を求める第２の乗
算器と、一方の複素数の虚部と他方の複素数の虚部との
積を求める第３の乗算器と、第２の乗算器と第３の乗算
器の各出力の差を求め、実部の値として第１の出力端子
に出力する第１の減算器と、第１の乗算器と第２の乗算
器の各出力の差を求める第２の減算器と、この第２の乗
算器の出力と第３の乗算器の出力の差を求め、虚部の値
として第２の出力端子に出力する第３の減算器とを具備
することを特徴とする。

〔作用〕

今、乗算の対象となる２個の複素数をＡ＋ｊＢとＣ十ｊ
Ｄとすると、その積の実部Ｒと虚部Ｉはそれぞれ次に再
掲する（１）式と（２）′式のように表わされる。

Ｒ＝ＡＸＣ−ＢＸＤ　　・−・・・・（１）Ｉ＝ＡＸＤ
＋ＢＸＣ＝　（Ａ＋Ｂ）Ｘ　（Ｃ＋Ｄ）−ＡＸＣ−ＢＸ
Ｄ　　−・−−−−　（２）’このことに着目して本発
明では、（１）式および（２）′式で実部Ｒと虚部Ｉを
求めるので、全体の乗算回数は（Ａ＋Ｂ）Ｘ　（Ｃ＋Ｄ
）　、ＡＸＣ，ＢｘＤの３回となり、従来の演算処理に
よる乗算のＡＸＣＳＢＸＤ，ＡＸＤＳＢＸＣの４回に比
べてｌ回乗算を減らすことができる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図は本発明による複素乗算器の一実施例の回路図で
ある。一方の複素数（Ａ＋ｊＢ）の実部Ａは第１の入力
端子１１に入力され、虚部Ｂは第２の入力端子１２にそ
れぞれ人力される。同様に、他方の複素数（Ｃ＋ｊＤ）
の実部Ｃは第３の入力端子１３に人力され、虚部Ｄは第
４の入力端子１４に入力される。第１の加算器２３は一
方の複素数（Ａ＋　ｊ　Ｂ）の実部Ａと虚部Ｂとを加算
するものであり、その出力（Ａ＋Ｂ）は第ｌの乗算器２
４に入力される。同様に、他方の複素数（Ｃ＋ｊＤ〉の
実部Ｃと虚部Ｄとは、第２の加算器２５で加算され、そ
の出力（Ｃ＋Ｄ）は第１の乗算器２４に入力される。

また、一方の複素数（Ａ＋ｊＢ）の実部Ａと他方の複素
数（Ｃ＋ｊＤ）の実部Ｃとは、第２の乗算器２６でその
積（ＡＸＣ）が求められ、同様に一方の複素数（Ａ＋ｊ
Ｂ）の虚部Ｂと他方の複素数（Ｃ＋ｊＤ）の虚部Ｄとは
、第３の乗算器２７でその積（ＢＸＤ）が求められる。

次に、第１の減算器２８は第２の乗算器２６の出力（Ａ
ＸＣ）から第３の乗算器２７の出力（Ｂｘｌ））を減算
し、一方の複素数（Ａ＋ｊＢ）と他方の複素数（Ｃ＋　
」Ｄ）との積を表わす複素数の実部（ＡｘＣ−ＢｘＤ）
を算出する。そして、第１の出力端子１８に出力する。

一方、第２の減算据２９では第１の乗算器２４の出力Ｃ
　（Ａ＋Ｂ）ｘ　（Ｃ＋Ｄ）　〕から、第２の乗算器２
６の出力（ＡｘＣ）を減算し、第３の減算器３０にて、
方の複素数（Ａ＋ｊ　Ｂ）と他方の複素数（ｃ十ｊＤ）
との積を表わす複素数の虚部（ＡＸＤ＋ＢＸＣ）を算出
する。そして、第２の出力端子２２に出力する。

第２図は本発明の複素乗算器３ｌをデータ変復調装置に
適用した場合のブロック図である。データ変復調装置は
、複素乗算器３Ｌ復調回路３２、ヰヤリャ位相制御回路
３３および判定回路３４から構威され、ここでは復調回
路３２の出力とキャリャ位相制御回路３３の出力との複
素乗算を行わなければならないが、復調回路３２の出力
を（ＤＥＭＲ＋　ｊ　ＤＥＭＩ）　、キャリャ位相制御
回路３３の出力を（ＣＰＣＲ＋　ｊＣＰＣ　Ｉ）とする
と、複素乗算器３ｌ内での乗算は（ＤＥＭＲ＋ＤＥＭＩ
）ｘ　（ＣＰＣＲ＋ＣＰＣ　Ｉ）、（ＤＥＭＲ）ｘ（Ｃ
ＰＣＲ）、（ＤＥＭＩ）ｘ　（ＣＰＣ○〉の３回ですむ
ことになるから、演算処理時間が短縮される。

〔発明の効果〕

以上説明したように本発明によれば、２個の複素数の積
を求めるにあたり、その演算の手順を変えることにより
、従来１回の複素乗算を行うために必要としていた乗算
回数４回を３回に減少させることができるので、その結
果、全体の演算処理時間を削減することができる。

【図面の簡単な説明】

第１図は本発明の複素乗算器の一実施例を示す回路図、
第２図は本発明の複素乗算器をデータ変復調装置に適用
した場合のブロック図、第３図は従来の複素演算器の回
路図である。１１・・・・・・第１の人力端子、１２・・・・・・第２の入力端子、１３・・・・・・第３の入力端子、１４・・・・・・第４の入力端子、１５・・・・・・乗
算器Ｉ、１６・・・・・・乗算器■、ｌ７・・・・・・
減算器、１８・・・・・・第１の出力端子、１９・・・
・・・乗算器■、２０・・・・・・乗算器■、２１・・
・・・・加算器、２２・・・・・・第２の出力端子、２３・・・・・・第１の加算器、２４・・・・・・第１
の乗算器、５・・・・・・第２の加算器、２６・・・・
・・第２の乗算器、７・・・・・・第３の乗算器、２８
・・・・・・第１の減算器、９・・・・・・第２の減算
器、３０・・・・・・第３の減算器、１・・・・・・複
素乗算器、３２・・・・・・復調回路、３・・・・・・
キャリャ位相制御回路、４・・・・・・判定回路。

Claims

【特許請求の範囲】

２個の複素数の乗算を行い、その実部と虚部の値を求め
る複素乗算器において、一方の複素数の実部と虚部とを
加算する第１の加算器と、他方の複素数の実部と虚部と
を加算する第２の加算器と、前記第１の加算器の出力と
前記第２の加算器の出力との積を求める第１の乗算器と
、前記一方の複素数の実部と前記他方の複素数の実部と
の積を求める第２の乗算器と、前記一方の複素数の虚部
と前記他方の複素数の虚部との積を求める第３の乗算器
と、前記第２の乗算器と前記第３の乗算器の各出力の差
を求め、実部の値として第１の出力端子に出力する第１
の減算器と、前記第１の乗算器と前記第２の乗算器の各
出力の差を求める第２の減算器と、この第２の乗算器の
出力と前記第３の乗算器の出力の差を求め、虚部の値と
して第２の出力端子に出力する第３の減算器とを具備す
ることを特徴とする複素乗算器。