JPH0378998A - 加速器の制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は高エネルギーの荷電粒子を得る加速器の制御装
置に関するもので、特に、加速器の主要構成要素である
電磁石の電源装置や電磁波発生装置に供給する動作パタ
ーン信号を実時間で出力するに好適な加速器の制御装置
に関する。

（従来の技術） 一般に、加速器においては、荷電粒子の軌道を制御する
ために、電磁石に供給する電流を荷電粒子のエネルギー
に依存して所定のパターンで変化させている。また、荷
電粒子にエネルギーを与える電磁波の振幅も、荷電粒子
を加速する過程で変化させる必要がある。このため、加
速器の制御装置としては、これら電磁石の電源装置や電
磁波発生装置（以下ＲＦ装置と呼ぶ）に対して上記のよ
うなパターン信号を発生するメモリ装置を備えている。

第５図、第６図はそのようなメモリ装置を備えた加速器
制御装置の従来例を説明するための図である。

第５図において、制御装置１は制御用計算機２゜パルス
発生器３、メモリ装置４から成り、メモリ装置の出力信
号ＤＯは電源装置５へ出力される。

このとき電磁石コイルＫに流れる電流工の基準信号、す
なわち目標値は、メモリ装置４からディジタル出力信号
ＤＯとして与えられる。メモリ装置４は基準信号の時間
的変化を記録していて、パルス発生器３より与えられる
クロックパルスＣＰの１個につき、１ワードのメモリ内
容を読み出して、このデータをディジタル出力信号ＤＯ
として出力する。

メモリ信号４の読み込みアドレスはクロックパルスＣＰ
の１個につき１ワ一ド分の増加が行われる。また、メモ
リ装置４に記録されているデータは、予め制御用計算機
２よりデータバス６を介して書き込まれる。さらに、制
御用計算機２は、パルス発生器３に対してスタート・ス
トップ信号ＳＴを与えることにより、クロックパルスＣ
Ｐの発生開始と発生停止とを制御している。

第６図は、メモリ装置４の動作を示す図であり、クロッ
クパルスＣＰが入力される毎にアドレスカウンタ４１は
１ワードアドレス加算され、そのアドレスのメモリ４２
のデータを読みだして出力レジスタ４３にセットするこ
とを示している。出力レジスタ４３にセットされた数値
は、ディジタル出力信号ＤＯとして出力される。

尚、メモリ４２に保存されているデータは制御用計算機
２につながるデータバス６により運転開始前に既に書き
込まれているものである。

また、第５図において、メモリ装置４により基準信号が
与えられる電源装置５には何種類かがあるが、それらは
同様の動作を行うので、説明を省略する。

第７図は上述の典型的動作をタイムチャートで示すもの
である。同図に、示すように、制御用計算機２からのス
タート・ストップ信号ＳＴがＯＮとなると、パルス発生
器３はクロックパルスＣＰを連続的に出力開始する。こ
のクロックパルスＣＰの入力により、メモリ装置４はデ
ィジタル出力信号Ｄｏで示すようなパターンのデータの
出力を開始する。ディジタル出力信号ＤＯの波形の立上
りの区間は粒子エネルギーの増加に対応していて、低エ
ネルギーで入射された粒子を所定の高エネルギー状態ま
で加速することを意味する。所定のエネルギーレベルに
達したところで、ディジタル出力信号Ｄｏは一定値とな
り、この区間で粒子は取り出されてそれぞれの加速器の
目的とする用途に供される。この後に、スタート・スト
ップ信号ＳＴはＯＦＦとなってクロックパルスＣＰのパ
ルス列は停止し、ディジタル出力信号００はゼロに落ち
る。電流Ｉはディジタル出力信号Ｄｏが落ちることによ
り電磁石コイルにと電源装置５との回路時定数により減
衰する。通常、このような動作がくり返し行われるが、
これを以下では周期運転と呼ぶ。

（発明が解決しようとする課題） ところが、上記のような従来の装置では、メモリ装置に
クロックパルスが入力されて動作しているときにメモリ
装置の内容の変更を行うことができない。従って、運転
パターンの調整を目的として、部分的にメモリ装置の内
容を変更する場合も、パルス発生器の周期運転の動作を
一定期間休止する必要があり、加速器の運転を効果的に
行うために調整に時間がかかるという問題点がある。

そこで、本発明はこのような問題点を取り除き、調整を
短時間に完了させることのできる制御装置を提供するこ
とを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の加速器の制御装置は、制御用計算機と、第１の
メモリ装置と、第２のメモリ装置と、クロック切換回路
と、各メモリ装置それぞれにクロック切換回路を介して
クロックパルスを供給するパルス発生器と、前記各メモ
リ装置のディジタル出力信号の両方を入力してこの両方
の入力信号の論理和を出力する論理和回路とから構成さ
れ、前記制御用計算機から前記クロック切換回路に対し
て出力されるメモリ選択信号が前記第１のメモリ装置を
指示するとき前記クロック切換え回路は前記第１のメモ
リ装置のみにクロック信号を供給し、前記メモリ選択信
号が前記第２のメモリ装置を指示するとき、前記クロッ
ク切換回路は、前記第２のメモリ装置のみにクロック信
号を供給するようにしたものである。

（作用） このように、制御用計算機が、クロック切換回路に第１
のメモリ装置の選択信号を与えたとき、パルス発生器か
らクロック切換回路に入力されるクロックパルスは第１
のメモリ装置にのみ供給されるので、第１のメモリ装置
はクロックパルスによりメモリ内容を読み出してディジ
タル信号を出力し、第２のメモリ装置はクロックパルス
の入力は無く、動作中でないので、メモリ内容の書替え
をデータバスを介して制御用計算機より行うことができ
る。

また、制御用計算機がクロック切換回路に第２のメモリ
装置に選択信号を与えれば、クロックパルスは第２のメ
モリ装置のみ供給されるので、第１のメモリ装置はクロ
ックパルスによりメモリ内容を読み出してディジタル信
号を出力し、第１のメモリ装置はクロックパルスの入力
は無く、動作中でないので、メモリ内容の書替えをデー
タバスを介して制御用計算機より行うことができる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例を示す加速器制御装置の構成
図である。ｒｊ！Ｉ中、第５図と同一符号は同−又は相
当部分を示し、制御装置１は制御用計算機２、パルス発
生器３、クロック切換回路７、第１のメモリ装置８、第
２のメモリ装置９、出力回路１０から構成され、出力回
路１０からのディジタル出力信号ＤＯが電源装置５に出
力される。

パルス発生器３は、制御用計算機２より出力されるスタ
ート・ストップ信号ＳＴのＯＮあるいはＯＦＦによって
、クロックパルスＣＰの連続出力を開始、あるいは停止
すると共に、そのクロックパルスＣＰをクロック切換回
路７へ出力する。

また、制御用計算機２よりクロック切換回路７にメモリ
選択信号ＣＨＧが与えられ、これによりクロック切換回
路７は、入力であるクロックパルスＣＰを第１のメモリ
装置８にクロック信号ＣＰＩとして与えるか、または、
第２のメモリ装置９にクロック信号ＣＰ２として与える
かする。

第１のメモリ装置８はクロック信号ＣＰＩの入力によっ
てディジタル信号００１を出力する。また、第２のメモ
リ装置９は、クロック信号ＣＰ２の入力によってディジ
タル信号００２を出力する。

ディジタル信号ＤＯ１および００２は出力回路１０に入
力されていずれか一方がディジタル出力信号Ｄｏとして
出力される。このディジタル出力信号Ｄｏが電源装置５
に電流工の基準値として与えられる。

第２図は、クロック切換回路７の構成図で、クロックパ
ルスＣＰは、論理積素子７１および論理積素子７２のそ
れぞれの一方の入力となる。また、論理積素子７１の他
方の入力となり、また、反転回路７３を介して論理積素
子７２の他方入力となる。論理積素子７１の出力は第１
のメモリ装置８に与えるクロック信号ＣＰＩ、論理積素
子７２の出力は第２のメモリ装置９に与えるクロック信
号ＣＰ２となる。

第３図は、出力回路１０の構成を示す図で、本実施例に
おいては出力回路１０は論理和回路で構成され、ディジ
タル信号ＤＯＩ、００２は１６ｂｉｔのパラレル出力を
採用しており、ディジタル信号００１，００２の各信号
ごとに、論理和素子１１１．１１２、・・・１１１６に
入力し、出力として１６ｂｉｔパラレルのディジタル出
力信号Ｄｏを得るようにしている。

以上の構成で、第４図のタイムチャートに示すように、
制御用計算機２の出力信号の選択信号ＣＨＧがＯＮの状
態で、スタート・ストップ信号ＳＴがＯＮとなると、パ
ルス発生器３はクロックパルスＣＰの出力を開始するが
、クロック切換回路７において。

第２図に示したように、選択信号ＣＨＧがＯＮの間はク
ロックパルスＣＰはクロック信号ＣＰＩとして出方され
、クロック信号ＣＰ２は出力されない。

従って、第１のメモリ装置８のみがクロック信号ＣＰＩ
によって動作してディジタル信号００１を出力する。こ
のディジタル信号００１は第３図に示したように、ディ
ジタル信号００２が出力されていないため、出力回路１
０により、そのままディジタル出方信号ＤＯとして出力
され、電源装置２に供給されて、電磁石コイルＫに電流
工を流す。一方、この選択信号ＣＨＧがＯＮの間は、第
２のメモリ装置９は動作していないので、制御用計算機
２により、データバス６を介してメモリ内容の書替えが
可能となる。

次に、選択信号ＣＨＧがＯＦＦの状態では、クロック切
換回路７において、クロックパルスＣＰはクロック信号
ＣＰ２として出力される。

従って、第１のメモリ装置８は動作せずに第２のメモリ
装置９のみクロック信号ＣＰ２によって動作して、ディ
ジタル信号ＤＯ２を出力する。このディジタル信号００
２は出力回路１０においてそのままディジタル出力信号
ＤＯとして出力されて、電磁石コイルＫに電流■を供給
する。一方、この第２のメモリ装置９の動作中は、第１
のメモリ装置は動作していないので、制御用計算機２よ
りデータバス６を介して第１のメモリ８の内容の変更が
可能となる。

このようなメモリ装置の切換え操作やメモリ内容の書替
えの操作は制御用計算機２に付属するデイスプレィ端末
装置などを使用して容易に行うことができる。

このように、本発明の実施例によれば、周期運転を中断
すること無く、メモリ装置の内容の書替えが可能となり
、しかも書替えたデータに速やかに切換えて運転を行う
ことが可能となる。

なお、上記の実施例では１種類の電磁石に対する運転の
場合を示したが、複数の電磁石を運転する場合は、第１
図に示すクロック切換回路７、第１のメモリ装置８、第
２のメモリ装置９および、出力回路ｌＯを１組とし、こ
れを電磁石の台数分用窓すればよい。この場合の動作は
上記実施例における場合と全く同じであることは言う迄
もない。また、電磁石のみでなく、ＲＦ表装置ど、一定
のパターンで運転する装置に対しても、そのまま本発明
が適用できることは明かである。

また、上記実施例においては、スタート・ストップ信号
ＳＴや選択信号ＣＨＧはＯＮ状態とＯＦＦ状態の２値を
使用する場合を示したが、信号線をそれぞれ別々として
、スタート・ストップ信号ＳＴに関してはスタート用信
号線とストップ用信号線、選択信号ＣＨＧに関しては、
第１のメモリ選択用信号線と第２のメモリ選択用信号線
のようにそれぞれ信号線を分けてパルス発生回路４やク
ロック切換回路８が動作するようにしても本発明の主旨
と異なるものではない。

また、出力回路１０は上記実施例においては入力の論理
和を出力する構成となっているが、ここに。

選択信号ＣＨＧを用いて、入力されている側のみ選択し
て出力する出力信号切換回路でも本発明の主旨は変わら
ない。

また、上記実施例においては、ディジタル信号００１．
００２、ディジタル出力信号ＤＯとして、パラレル１６
ｂｉｔのディジタル信号を扱う場合を説明したが、この
信号は必ずしも１６ｂｉｔである必要は無く、電源装置
の要求に応じて任意のｂｉｔ数の信号とすることもでき
る。また、パラレル信号でなく、シリアルのディジタル
信号についてもそのまま適用可能である。

また、上記実施例ではメモリ装置は第１のメモリ装置８
と第２のメモリ装置９とを用いる場合を示したが、メモ
リ装置は第３、第４のように複数用いる場合も本発明の
主旨と異なるものではない。

［発明の効果］ 以上に説明したように、本発明によれば、加速器の運転
中に、運転パターンを与えるメモリ装置の内容を書き替
えることができ、書き替え後にすぐ、この書き替えたメ
モリデータでの運転を行うことができるため、加速器の
運転を開始するときに必要となる調整、即ち、荷電粒子
のエネルギーや電流値を所望の値までもっていく操作を
周期運転を中断すること無く速やかに行うことが可能と
なる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す加速器制御装置の構
成図、第２図は第１図のクロック切換回路の具体的構成
図、第３図は第１図の論理和回路の具体的構成図、第４
図は第１図の動作を説明するための各部信号のタイムチ
ャート、第５図は従来の加速器制御装置の構成図、第６
図は第５図のメモリ装置の構成図、第７図は第６図の各
部信号のタイムチャートである。 １・・・制御装置、２・・・制御用計算機、３・・・パ
ルス発牛脂、 ５・・・電源装置、 ７・・・クロック回路、 ８・・・第１の メモリ装置、 ９・・・第２のメモリ装置、 １０・・・出力回路、 Ｋ・・・電磁石コイル。 第 図 ０ ／ 第 図 第 図 第４図 第 ５ 図

Claims (1)

1. 【特許請求の範囲】 記憶している運転パターン信号をクロックパルスの入力
   に同期して読み出し、加速器に出力するメモリ装置を備
   えた加速器の制御装置において、前記運転パターン信号
   を記憶する第１と第２のメモリ装置と、 前記クロックパルスを前記メモリ装置の一方に切り換え
   て入力するクロック切換回路と、前記クロックパルスの
   入力されたメモリ装置から読み出される運転パターン信
   号を加速器に出力する出力回路と、 前記クロックパルスの入力されていない方のメモリ装置
   の運転パターン信号を書き替える制御用の計算機とを備
   えることを特徴とする加速器の制御装置。