SU1290346A1 - Устройство дл реализации временных булевых функций - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и но- жет быть использовано дл  решени  задач логического управлени , описываемых системой временных булевых функций. Цель изобретени  - уменьшение аппаратурных затрат. Поставленна  цель достигаетс  тем, что устройство содержит блок коммутации 3, операционный блок 1, блок оперативной пам ти 2, блок посто нной пам ти 6, блок формировани  временных задержек 4 и блок управлени  5. 1 з.п. ф-лы, 4 ил. а Ф i (Л ю ;о о 00 4i Од

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  решени  задач логического управлени , описываемых системой временных булевых функций.5

Цель изобретени - снижение аппаратурных затратна реализацию устройства.

На фиг. 1 представлена блок-схема устройства дл  решени  логичес- jg ких задач по временным булевым функ- .ци м; на фиг. 2 - функциональные схемы блока управлени  и операционного блока; на фиг, 3 - функциональна  схема блока формировани  времен- |j ных задержек; на фиг. 4 - временна  диаграмма работы блока временных задержек .

Устройство содержит операционный блок 1, блок 2 оперативной пам ти, 20 блок 3 коммутации, блок 4 формировани  временных задержек, блок 5 управлени , блок 6 посто нной пам ти, с первой по седьмую группы выходов 7-13 блока управлени , вход 14 ко- 25 манды блока управлени , первый, второй , третий информационные входы 15, 16 и 17 операционного блока, первый, второй, третий информационные выходы 18,19,20 операционного блока, первый, jO второй, третий выходы 21, 22 и 23 шестой группы блока управлени  г Операционный блок содержит первый и второй коммутаторы 2 и 25 вычислерезультатов вычислений. Блок ввода вывода предназначен дл  св зи с пе риферийными устройствами (устройствами св зи с объектом упр авлени  пультом управлени  и пр.). Блок фо мировани  временных задержек предназначен дл  реализации необходимых задержек выдачи сигнала согла но алгоритму функционировани ,

В узле 33 блока 4 хран тс  коды длительности . используемых временных задержек, число разр дов которых определ етс  исход  из длител ности данной задержки и величины допуска на минимальную задержку.

Старшими разр дами адреса узлов 33 и 35,1 количество которых равно га и совпадает с адресными разр дам узла 36,, определ етс  адрес времен ной задержки, равный 2 , Младшими адресными разр даьм узлов 33 и. 35 количество которых равно N, опреде л етс  разр дность счетчика каждой временной задержки. При этом инфор маци  из  чеек пам ти одноразр дны узлов 35 и 33, поступакаца  на вход схемы 34 сравнени  последовательно во времени в соответствии с кодом адреса Ua в каждой временной задержке , соответствует разр дам сче чика, з 1писанным в узле 33, и разр дам счетчика временной задержки реализованного в узле 35, Разр дность счетчика временной задержки ни  булевых функций, узел 26, дешифраторэ равна 2 , при зтом число разр дов 27, Блок управлени  содержит генесчетчика временной задержки должно быть не меньше числа разр дов кодо задержки: максимальной длительности

ратор 28 тактовых импульсов, делитель 29 частоты, первый и второй счетчики 30 и 31, регистр 32, Блок формировани  временных задержек содержит узел 33 посто нной пам ти, схему 34 сравнени , первый и второй узлы 35 и 36 оперативной пам ти, - первый, второй и третий триггеры 37, 38 и 39, первый и второй сумматоры 40 и 41, злемент ИЛИ-НЕ 42, с пер-, вого по п тый элементы И 43-47, элемент НЕ 48,

По заданному адресу соответствующа  логическа  переменна  из блоков 2,3 и 4 поступает на входы 17, 16 и 15 блока 1, в котором производ тс  в лчислени  логических функций по заданной программе. Результаты вычислений выдаютс  из блока 1 в блоки 2,3 и 4 на выходы 20, 19 и 18,

Блок оперативной пам ти предназначен дл  хранени  промежуточных

результатов вычислений. Блок ввода- вывода предназначен дл  св зи с периферийными устройствами (устройствами св зи с объектом упр авлени , пультом управлени  и пр.). Блок формировани  временных задержек предназначен дл  реализации необходимых задержек выдачи сигнала согласно алгоритму функционировани ,

В узле 33 блока 4 хран тс  коды длительности . используемых временных задержек, число разр дов которых определ етс  исход  из длительности данной задержки и величины допуска на минимальную задержку.

Старшими разр дами адреса узлов 33 и 35,1 количество которых равно га и совпадает с адресными разр дами узла 36,, определ етс  адрес временной задержки, равный 2 , Младшими адресными разр даьм узлов 33 и. 35, количество которых равно N, определ етс  разр дность счетчика каждой временной задержки. При этом информаци  из  чеек пам ти одноразр дных узлов 35 и 33, поступакаца  на входы схемы 34 сравнени  последовательно во времени в соответствии с кодом адреса Ua в каждой временной задержке , соответствует разр дам счетчика , з 1писанным в узле 33, и разр дам счетчика временной задержки, реализованного в узле 35, Разр дность счетчика временной задержки равна 2 , при зтом число разр дов

счетчика временной задержки должно быть не меньше числа разр дов кодов задержки: максимальной длительности,

В каждом коде адреса U, соответствующем определенной временной задержке, осуществл етс  полный двоичный п€ ребор кода адреса U, При отработке временной задержки в каждом такте работы устройства требуетс  циклов Запись - считыва ,

кие узла 35,

Упранление устройством осуществл етс  сигналом с выхода 20 операционного блока. При наличии логической единицы, поступающей через выход 20 в блок 4, отрабатываетс  определенна  временна  задержка. При отсутствии логической единицы  чейки пам ти, соответствующие данНОЙ временной задержке в узлах 35 и 36, обнул ютс .

Код адреса определенной временной задержки с выхода 10 блока управлени  поступает на адресны,е

входы узла 36, на адресные входы старших разр дов узлов 33 и 35. Из всего массива  чеек пам ти узлов 33 и 35 кодом адреса U выбираетс  часть массива  чеек пам ти опреде- ленных подмассивов и поступает последовательно во времени в соответствии с кодом адреса U на входы схемы 34 сравнени .

Пусть исходное состо ние данного подмассива  чеек пам ти узла 35 нулевое . При нулевом коде адреса U на выходе элемента 42 формируетс  логическа  единица. Синхроимпульсом Ua информаци  из узла 35 записыва- е,тс  в триггер 37, а также сбрасываютс  в нуль триггеры 39 и 38, Сбр триггеров 38 и 39 осуществл етс  только при нулевом коде адреса U, При 3том на второй вход сумматора 4 поступает логическа  единица. На выходе Сумма по модулю 2 сумматора 41 формируетс  логическа  единица, а на выходе Перенос - логический нуль, которые синхроимпульсом Ug за писываютс  в узел 35 и триггер 38 соответственно.

В очередном коде адреса U, разр ды которого поступают с первого выхода первого адресного счетчика блока управлени  и  вл ютс  разр - даь  двоичного счетчика, на триггер

37 синхроимпульсом U,

llnll

с выхода узла

35 записываетс  О , на выходе элемента 42 также присутствует О, а состо ние триггера 38, завис щее от результата суммировани  в предыдущем коде адреса U, тоже нулевое, На обоих вьпсодах сумматора 41 формируютс  О, которые записываютс  в узел 35 и триггер 38 синхроимпуль сом Uo В каждом такте работы устройства осуществл етс  полный двоичный перебор кода адреса U только один раз, содержимое  чеек пам ти данного подмассива выгл дит после первой выдачи команды данной временной задержки как О,,.0001.

При повторении команды на отработку той же временной задержки цри нулевом код е адреса U перед записью информации в узел 35 и триггер 38 1 присутствует на двух входах сумматора 41. На выходе Перенос сумматора 41 формируетс  1 котора  записываетс  в триггер 38, В узел 35 при этом в  чейку пам ти данного подмассива, соответствующую нулевому коду адреса U, записывас

fO f5 с 20 25

30

290346 - 4

етс  , В очередном коде адреса и с выхода узла 35 в триггер 37

35

40

45

50

55

записываетс  О, а из триггера 38 поступает результат суммировани  в предыдущем коде адреса U - 1. Поэтому на выходе Сумма по модулю 2 сумматора 41 формируетс  1, котора  записываетс  в узел 35. В триггер 38 при этом записываетс  О,

B следующем коде адреса U в триггер 37 с выхода узла 35 записываетс  О. На все три входа сумматора поступает О, поэтому в  чейку пам ти данного подмассива, соответствующую коду адреса Ug, записываетс  О. Содержимое  чеек пам ти данного подмассива после второй выдачи команды на отработку временной задержки выгл дит как О.,,0010.

Если команда на отработку временной задержки выдаетс  в третий раз, то при нулевом коде адреса U в  чейку пам ти узла 35, соответ- ствунш1ую этому коду адреса U, в данном подмассиве записываетс  1, а в триггер 38 - О, В следующем коде адреса U в триггер 37 записываетс  1 с выхода узла 35. 1 присутству- ет только на одном из входов сумматора 41, поэтому в узел 35 записываетс  1, а в триггер 38 - О.

При дальнейшем увеличении кода адреса U, в  чейки пам ти данного подмассива записываетс  О. Содержимое  чеек пам ти данного подмассива после выдачи команды на отработку временной задержки в третий раз выгл дит как О.,,0011,

Еа1а - чейки пам ти каждого подмассива узлов 35 и 33 рассматривать как разр ды двоичного счетчика, то после каждой выдачи команды на отработку определенной временной задержки содержимое cooтвeтcтвyюи eгo двоичного счетчика, реализованного в узле 35, численно увеличиваетс  на единицу.

В узле 33 записан эталонный код каждой временной задержки. Информаци  из  чеек пам ти, определ емых кодом адреса Ug, в подмассиве, определ емом кодом адреса U,поступает на входы одноразр дной схеьи сравнени . При нулевом коде адреса Ъ д, когда на выходе элемента 42 формируетс  1, и при совпадении информации, считываемой из узлов 33 и 35, на двух входах сумматора 40 присутствует 1, Синхроимпульсом и о. триггер

39сбрасываетс  в нулевое поэтому на третьем входе сумматора

40присутствует О. На выходе Перенос сумматора 40 формируетс  1 котора  синхроимпульсом U записываетс  в триггер 39, При этом синхроимпульс Uj подаетс  последним из сихроимпульсов и, Uj , Ц. , чтобы операци  сравнени  на схеме 34 производилась , после операции суммировани  на сумматоре 41. Если при всех

кодах адреса U после синхроимпульса Ug информаци  на входах схемы сравнени  совпадает, то у триггера 30 сохран етс  состо ние 1, так как на первом входе сумматора 40 присутствует 1 как результат сравнени , а на третьем его входе присутствует 1 как результат предыдущего суммировани  на сумматоре 40 Если хот  бы при одном коде адреса и нет совпадени  информации, считываемой из узлов 33 и 35, то в тригер 39 записываетс  О, так как пр

- состо ние

первом несовпадении.в данном подмас- 25 ступает на регистр 32 команд.

сиве 1 присутствует только на третьем входе сумматора 40 как результа предыдущего суммировани . Поэтому на выходе Перенос сумматора 40 формируетс  О, который записываетс  в триггер 39, Даже при последующих совпадени х информации на входах схемы 34 на выходе Перенос сумматора 40 сохран етс  О, так как 1 поступает только в первый вход сумматора 40,

В конце каждого двоичного перебора кода адреса U, когда все разр ды Ug равны 1, формируетс  синхроимпульс и„, которым записываетс  в узел 36 результат сравнени  эталон ного кода, записанного в узел 33, с содержимым счетчика временной за- держки, реализованного на узле 35,

Наличие 1 в  чейке узла 36 свидетельствует о завершении отработки соответствующей временной задержки. Если операционный блок выдает сигнал на отработку временной задержки, котора  уже отработана, то на.выходе

элемента И 45 формируетс  1, котора , поступа  через элемент НЕ 48 на первый вход элемента И 47, запрещает дальнейшее увеличение содержимого счетчика соответствующей временной задержки...

При выдаче с выхода 20 О, обнул етс  соответствующий подмассив узла 35 и, так как эталонный код

6.

от

нул , вы вл етс  несовпадение информации на вхо- да х схемы сравнени . При этом же коде адреса U в соответствующую  чейку пам ти одноразр дного узла 36 записываетс  О.

Генератор 28 импульсов вырабатывает импульсы напр жени  стабильной частоты. По этим импульсам в делителе

частоты формируютс  сетка синхроимпульсов , которые служат дп  синхронизации работы всего устройства, и синхроимпульсы, поступающие на выход 12 блока управлени , которые

служат Д.ПЯ синхронизации работы блока 4, Первый адресный счетчик вырабатывает код адреса Uj, которьй с выхода 13 блока управлени  поступает в блок 4, и тактовую частоту, поступающую на вход второго адресного счетчика, который вырабатывает коды адресов командi с выхода 11 поступающие . в блок 6 дл  выбора команд. Выбранна  команда через вход 14 по

На коммутатор 24 через входы 15, 16 и 17 поступают сигналы с блоков 2,3 и 4, Коммутатор 25 с выходов 18, 19 и 20 выдает результаты вычислений, в блоки 2,3 и 4,

Дешиф)атор 27 кода операции по приходу кода операции расшифровывает его и выдает сигнал в узел 26 вычислени  булевых функций, в который поступают также выбранный входной сигнал с коммутатора 24 и синхроимпульсы через выход 7 с блока 5 управлени ,,

По приходу синхроимпульсов, входных сигн;алов и расшифрованного кода операции узел 26 производит решение уравнени , определ ющего услови  включени  блока 4, Результат рещени  через коммутатор 25 поступает в блок 4 через выход 20,

Дл  выдачи управл ющего воздействи  в блок 3 временной сигнал из блока 4 через коммутатор 24 посту-, пает на вход узла 26, В узле 26 происход11т решение уравнени , представленного в виде временной булевой функции, и результат решени  через комм;/татор 25 выдаетс  в блок 3, Таким образом, решаютс  задачи логического управлени , описываемые системой уравнений временных булевых функций.

ормула и

7

3 о

бретени 

12

Claims (2)

1, Устройство дл  реализации временных булевых функций, содержащее блок посто нной пам ти, блок оперативной пам ти, блок коммутации, блок управлени  и операционный блок, первый информационный вход операционного блока подключен к выходу блока оперативной пам ти, второй информационный вход операционного блока подключен к первому выходу блока коммутации, входы команды первой, второй и третьей групп операционного .блока подключены соответственно к выходам первой, второй и третьей групп блока управлени , первый информационный выход операционного блока подключен к информационному вхо- ду блока оперативной пам ти, второй информационный выход операционного блока подключен к первому информационному входу блока коммутации, выходы четвертой группы блока управлени  подключены к управл ющим входам блока коммутации и адресным входам блока оперативной пам ти, выходы п той группы блока управлени  подключены к адресным входам блока посто нной пам ти, выход которого подключен к входу команд блока управлени , второй выход и второй информационный вход блока коммутации подключены соответственно к информационному выходу и информационному входу устройства, отличающеес  тем, что, с целью уменьшени  аппаратурных затрат, оно содержит блок формировани  временных задержек, выходы четвертой группы блока управлени  подключены к адресным входам первой группы блока формировани  временных задержек, первый , второй, третий выходы шестой группы блока управлени  подключены соответственно к первому, второму и третьему синхровходам,блока формировани  временных задержек, выходы седьмой группы блока управлени  подключены к адресным входам второй группы блока формировани  временных задержек , выход блока формировани  временных задержек подключен к третьему информационному входу операционного блока, третий информационный выход которого подключен к входу за- пуска блока формировани  временных задержек, при этом блок формировани  временных задержек содержит узел по

90346

сто нкой- пам ти, два узла оперативной пам ти, три триггера, два сумматора , схему сравнегш , элемент НЕ, элемент ИЛИ-НЕ, п ть элементов И,

с адресные входы первой группы блока формировани  временных задержек подключены к адресным входам первой группы узла посто нной пам ти, к адресным входам первой группы первого

10 узла оперативной пам ти и к адрес- ным входам второго узла оперативной пам ти, адресные входы второй группы блока формировани  временных задержек подключены к адресным входам

15 второй группы узла посто нной пам ти , к адресным входам второй группы первого узла оперативной пам ти, к входам с первого по N-й, где N - разр дность адреса переменной, эле20 мента ИЛИ-НЕ и к входам с первого по N-й первого элемента И, вход запуска блока формировани  временных задержек подключен к первым входам второго и третьего элементов И, пер вый синхровход блок формировани  временных задержек подключен к первому входу четвертого элемента И и к синхровходу первого триггера, второй синхровход блока формировани  временных задержек подключен к первому входу п того элемента И и к синхровходу второго триггера, третий синхровход блока формировани  временных задержек подключен к (N+l)-My

35 входу первого элемента Ник синхровходу третьего триггера, выход первого узла оперативной пам ти подключен к первому входу схемы сравнени  и к информационному входу пер-

40 вого триггера, выход узла посто нной пам ти подключен к второму входу схе- MJ сравнени , выход которой подключен к первому информационному входу первого сумматора, выход второго уз-.

45 ла оперативной пам ти подключен к второму входу третьего элемента И и к выходу блока формировани  временных задержек, выход первого триггера подключен к первому информационно50 му входу второго сумматора, выход переноса которого подключен к информационному входу второго триггера,- выход которого подключен к второму информационному входу второго сум55 матора, выход элемента ИЛИ-НЕ подключен к второму информационному входу первого сумматора, к третьему информационному входу второго сумматора и к второму входу четвертого

30

элемента И, выход переноса первого сумматора подключен к информационному входу- третьего триггера и к информационному входу второго узла. оперативной пам ти, выход третьего триггера подключен к третьему информационному входу первого сумматора , информационный выход второго сумматора подключен к второму входу второго элемента И, выход первого элемента И подключен к входу чтени  второго узла оперативной пам ти, выход второго элемента И подключен к информационному входу первого узла оперативной пам ти, выход третьего элемента И подключен к входу элемента НЕ, выход которого подключен к второму входу п того элемента И, выход которого подключен к входу чтени  первого узла оперативной пам ти, выход четвертого элемента И подключен к входам установки в нуль второго и третьего триггеров,

2. Устройство по п. 1, о т л и - чающеес  тем, что опера- ционный блок содержит два коммутатора , дешифратор и узел вычислени  булевых функций, входы первой групп команды операционного блока подключены к синхровходу узла вычислени  булевых функций, стробирукицему входу дешифратора, входы второй группы команды операхдаонного блока подключены к 1нформационным входам дешифратора , входы третьей группы команды операционного блока подключены к управл ющим входам первого и второг коммутаторов, первый, второй и третий информационные входы операционного блока подключены соответственно к первому, второму и третьему ин формационным входам первого коммутатора , выход дешифратора и выход первого коммутатора подключены со

S

ответственно к входу кода операции и к информационному входу вычислени  булевых функций, выход которого подключен к информационному.входу

второго коммутатора, первый, второй и третий выходы второго коммутатора подключены соответственно к первому, второму и третьему информационным выходам операционного блока ,

3, Устройство по п, 1, о т л и - чающеес  тем, что блок управлени  содержит генератор тактовых импульсов, делитель частоты, два счетчика и регистр, вход команды блока управлени  подключен к информационному входу регистра, выходы первой группы блока управлени  подключены к выходам первой группы делител  частоты, выходы второй группы блока управлени  подключены к выходам пол  кода операции регистра , выходы третьей группы блока уп- равлени  подключены к выходам пол  признаков адресации регистра, выходы четвертой группы блока управлени  подключены к выходам пол  адреса регистра , выходы п той группы блока управле:ни  подключены к информационным выходам первого счетчика, выходы шестой группы блока управлени  подключены к выходам второй группы делител  частоты, выходы седьмой группы блока управлени  подключены

5 к информационным выходам второго счетчика, выход генератора тактовых импульсов подключен к тактовому входу делител  частоты, первый выход делител  частоты подключен к счет- йому входу второго счетчика, второй выход деглител  частоты подключен к входу чтени  записи регистра, выход переноса второго счетчика подключен к счетному входу первого счетчика.

0

5

0

0

IZ 23

Фиг.2

(pt/ff.