SU866716A1 - Генератор псевдослучайной последовательности импульсов - Google Patents

Description

I

Изобретение относитс  к технике генерировани  псевдослучайных сигналов и может быть использовано с целью ввода в синхронизм поиемных устройств радиотехнических систем с псевдошумовыми сигналами дл  оформлени  псевдослучайного сигнала с заданным количеством элементов в циклеу а также может найти применение при построении аппаратуры тестировани  и настройке оборудовани  систем вычисл1|тельной техники.

Известно устройство содержащее генератор тактовых импульсов, блок пам ти, регистры сдвига, счетчики, коммутатор, блок сравнени  кодов)1.

Однако в таком устройстве отсутствует возможность формировани  псев дослучайного сигнала в виде последовательности импульсов. Кроме того, дп  изменени  параметров выходного сигнала необходимо обеспечить изменение параметров входного псевдослучайного сигнала или изменение

параметров самого устройства,.что возможно лишь перед началом, а не в процессе Функционировани  устройства . Это  вл етс  ограничением его функциональных возможностей и приводит к снижению эффективности устрой-, ства.

Наиболе.е близким по технической сущности k изобретению  вл етс  устройство, содержащее генератор

10 И1уЯ1ульсов с распределители, формирователь последовательностей, блок пам ти, ко№1утатор 2.

Недостаток известного устройства невозможность регулировани  пара15 : метров псевдослучайной последовательности .

Цель изобретени  - расширение функциональных возможностей.

Поставленна  цель достигаетс  тем,

Claims (3)

1. 20 что в генератор псевдослучайной последовательности импульсов, содержаг щий генератор импульсов, выход которого соединен со входом распредели38 тел  импульсов, формирователь последо вательности ИМПУЛЬСОВ, блок пам ти, коммутатор, дополнительно введены два формировател  адреса, блок управлени , триггер управлени , элемент ИЛИ, три элемента И, три выходЖк триггера, сумматор по модулю два, причем перва  группа входов первого и второго формирователей адресов подключены соответственно к выходам формирователей последовательностей импульсов, первый выход распределител  импульсов соединен с первым входом первого формировател  импульсов и первыми входами первого и второго выходных триггеров, второй выход подключен ко второму -входу перво го формировател  импульсов и первому входу блока управлени , третий выход соединел с первым входом второго формировател  импульсов, со вторым входом блока управлени , с первым входом триггера управлени  и с первым входом первого элемента И, а четвертый выход соединен с третьим входом первого формировател  импульсов , с третьим входом блока управлени , со вторым входом триггера управлени  и с первыми входами второго и третьего элементов И, выход первог элемента И подключен ко второму входу первого выходного триггера выход второго элемента И соединен со вторь входом второго выходного триггер и с первьм входом третьего выходного „ триггера, второй вход которого чен к выходу третьего элемента И, выходы первого и второго выходных триггеров через сумматор по модулю два соединены со входом элемента ИЛИ выход которого подключен к входу ввода блока пам ти, входы управлени  которого подключенЕз к выходам блока управлени , первый и второй выходы блока пам ти соответственно подключе ны ко вторым входам первого и второг элементов И и ВТОРОМУ входу третьего элемента И. адресные вхопы блока пам ти подключешл к выходам коммутатора , входы управлени  которого соединены с выходами триггера управлени перва  и втора  группы входов коммутатора соответственно подключены к адресным выходам первого и второго формировател  ИМПУЛЬСОВ, а выход первого формировател  ИМПУЛЬСОВ соединен со вторым входом второго Формировател  импульсов, а также тем, что пеовый формирователь импульсов содержит последовательно соединенные коммутатор и реверсивный счетчик, выходы которого  вл ютс  адресными выходами и подсоединены ко входам первого и второго дешифраторов, выходы которых подключены к первому и второму входам коммутатора, причем выход первого дешифратора  вл етс  выходом формировател  импульсов, а третий, четвертый, п тый входы коммутатора  вл ютс  первым, вторым, третьим входами дзормировател  импульсов , а разр дные входы реверсивного счетчика  вл ютс  первой группой входа, а второй фop иpoвaтeль импульсов содержит последовательно соединенные первый коммутатор, реверсивный счетчик и дешифратор, выход которого подключен к первым входам первого и второго коммутаторов, выходы второго коммутатора соединены с разр дными входами реверсивного счетчика, выходы которого  вл ютс  адресными ьыходамт-ц второй вход второго коммутатора соединен со вторым входом первого коммутатора и  вл етс  вторым входом формировател  ИМПУЛЬСОВ. третий вход первого коммутатора  вл етс  первым входом формировател  импульсов, а третьи входы второго коммутатора  вл ютс  первой группой входов формировател  импульсов, при этом блок управлени  содержит последовательно соединенные элемент ИЛИ и линию задержки, входы элемента ИЛИ  вл ютс  входами блока управлешi , причем первьй и третий входы элемента ИЛИ соединены со входами триггера, выход которого и выход линии задержки  вл ютс  выходами блока управлени . На чертеже представлена функдиональна  схема генератора псевдослучайной последовательности импульсов . Генератор содержит генератор 1 импульсов, распределитель 2 импульсов , первый формирователь 3 ИМПУЛЬСОВ , состо щий из коммутатора 4, деши(Ьраторов 5 и 6, реверсивного счетчика 7, формирователь 8 последовательностей ИМПУЛЬСОВ, второй формирователь 9 импульсов, состо щий из коммутаторов 10 и П, дешифратора 12 и реверсивного счетчика 13, элемент ИЛИ 1А, коммутатор 15, блок 16 пам ти, элементы И 17-19 триггеры 20-22, триггер 23 управлени , сумматор 24 по модулю два. блок 25 управлени , состо щий из триггера 26, элемента ИЛН 27 и линии 28 задержки . Генератор псевдослучайной последовательности ИМПУЛЬСОВ работает следующим образом. На выходах формировател  8 перед началом работы устанавливаютс  в двоичном коде соответственно числ N и L, такие, что при синтезе ге|нератора псевдослучайной последовательности импульсов на регистре сдв га N равн етс  числу разр дов в это регистре, а L определ ет номер разр да , с которого снимаетс  сигнал обратной св зи. Сигнал на выходах дешифраторов 6 и 12 формируетс  в случае, когда все разр ды соответственно реверсив ных счетчиков 7 и 13 наход тс  в ну левом состо нии, а сигнал на выходе дешифратора 5 - когда в разр дах ре версивного счетчика 7 находитс  дво ичный код числа N. ИМПУЛЬСЫ с выхода генератора 1, следующие с частотой f, поступают н вход распределителей 2, с каждого из выходов которого снимаютс  импульсы с частотой f/4, сдвинутые во времени друг относительно друга на врем  . №fпульсы с первого и второго выхо дов распределител  2 поступают на вычитающий вход, а импульсы с четвер того выхода распределител  2 - на суммирук ций вход реверсивного счетчика 7 через коммутатор 4 в случае отсутстви  сигналов на его управл ющих входах, т.е. когда двоичное число в разр дах реверсивного счетчи ка 7 не равно О или N. В случае присутстви  сигнала на первом управл ющем входе коммутатора 4 (в реверсивном счетчике 7 находитс  число N), импульсы с первого и второго выходо распределител  2 коммутируютс  на вы читающий вход, а импульсы с четверто го выхода распределител  2 - на вход Установка О реверсивного счетчика 7, В случае присутстви  сигнала на втором управл ющем входе коммутатора 4 (в первс реверсивном счетчике .7 находитс  число 0), импульсы с пер вого и второго выходов распределител 2 коммутируютс  на вход Установка начального состо ни , а импульсы с четвертого выхода - на суъоагрующий вход реверсивного счетчика 7, 66 Импульсы с третьего выхода распределител  2 коммутируютс  KOMMyfaTOром 10 на вычитающий вход реверсивного счетчика 13 в случае отсутстви  сигналов на его управл ющих входах, и на вход Установка начального состо ни  в случае присутстви  сигнала на любом.из его управл ющих входов. Входы разр дов реверсивного счетчика 13 подключаютс  к соответствукгщим первым выходам формировател  8 в случае присутстви  сигнала только на втором управл ющем входе коммутатора 11, и к соответствуклцим вторым выходам формировател  8 в случае присутстви  сигнала на первом управл ющем входе коммутатора 11 (присутствие сигнала на втором управл ющем входе коммутатора 11 в этом случае безразлично), Таким образом, в реверсивный счет чик 7 формировател  3 заноситс  при сз ммировании число О, если в предыдущий момент времени в нем находилось число N, а число N при вычитании , если в предащущий момент времени в нем находилось число 0. В реверсивный счетчик 13 формировател  9 заноситс  число N, если в предыдущий момент времени в нем находилось число О, и число L, если в реверсивном счетчике 7 находитс  число N. Этим обеспе шваетс  цикличность перебора адресов блока 16 формировател ми 3 и 9 в заданноминтервале от О до N при устойчивой разности в (N-L) между адресами на выходе этих формирователей при .последовательном считывании информации из блока 16, Перед началом работы реверсивные счетчики 7 и 13, триггеры 20-23 устанавливаютс  в нулевое состо ние, а триггер 26 - в единичное состо ние . Пусть ; первым во времени после обнулени  по вл етс  импульс на вторсм выходе распределител  2. Он комутируетс  на вход Установка наального состо ни  реверсивного счетчика 7, так как на втором управ ющем входе коммутатора 4 присутствует сигнал с галхода дешифратора , и переписьшает в разр ды реверивного счетчика 7 число N с первых ыходов формировател  8. Этот же мпульс проходит через элемент ЛИ 27 и линию 28 задержки блока 5 управлени  на вход крис- алла блока I6 задержанным на вре7 м  Ь, Триггер 23 находитс  в единичном состо нии и сигнал с его ,пр мого выхода присутствует на первом управл ющем входе коммутатора 15, поэтому к адресным входам блока 16 подключаютс  выходы разр дов реверсивного счетчика 7, а так как триггер 26 находитс  в нулевом состо нии , то происходит считывание информации из  чейки с адресом N на выход блока 16. Следующий во времени импульс по вл етс  на третьем выходе распределител 
2. 2. Он проходит на вход Установка начального состо ни  реверсивного счетчика 13 через коммутатор 10, так как на втором его управл к цем входе присутствует сигнал с выхода дешифратора 5 (присутствие сигнала на втором его управл ю1;ем входе в данном случае не измен ет логики работы схемы). При этом в разр ды реверсивного счетчика 13 переписываетс  со вторы выходов формировател  8 число L через третий коммутатор 1, так как на втором его входе также присутствует сигнал с выхода дешифратора 5, Этот же импульс, проход  на втор вход триггера 23, устанавливает его в нулевое состо ние, и сигнал с инверсного выхода этого триггера поступает на второй зшравл кнций вход коммутатора 15. Таким образом, к ад ресным входам блока 16 через коммутатор 15 подключаютс  соответствующ выходы реверсивного 13, Кроме того, импульс с третьего выхода распределител  2 поступает на второй вход элемента И 17 и перепис вает информацию с выхода блока 16 в триггер 20, а также, проход , через элемент ИЛИ 27 и линию 28 задер ки на вход Выбор кристалла блока 16. При этом происходит считыван информации из  чейки блока 16 с адр сом L на его выход, так как триггер 26 находитс  в нулевом состо нии. Импульс с четвертого выхода расп ределител  2 проходит на вход Уста новка О реверсивного счетчика 7 через коммутатор 4, так как на перв его/управл ющем входе присутствует Сигнал с выхода первого деши фатора 5. Этот же импульс проходит на втор вход элемента И 18 и переписывает в триггер 21 информацию с выхода блока 16, а также на первый вход триггера 23, устанавлива  его в единичное состо ние и подключа  тем самым адресные входы блока I6 через коммутатор 15 к соответствующим выходам реверсивного счетчика 7 и на первый вход триггера 26, устанавлива  на входе Чтение/запись блока 16 сигнал соответствующий режиму Запись. Таким образом, сигнал суммы по модулю два сигнала из  чейки с адресом N, зафиксированного в триггере 20, и сигнала из  чейки с адресом L блока 16, зафиксированного в триггере 2, поступа  с выхода сумматора 24 по модулю два через элемент ИЛИ 14 на вход данных блока 16, присутствует на нем в момент прихода на вход Выбор кристалла импульса с четвертого выхода распределител  2, задержанного линией 28 задержки. В момент прихода этого импульса информаци  с выхода сумматора по модулю два записываетс  в  чейку блока 16 с адресом о, сформированным реверсивным счетчиком 7. Импульс с четвертого выхода распределител  2 переписывает также через.элементы И 18 и 19 в триггер 22 информацию, присутствующую в момент его прихода на выходах блока 16. Сигнал на выходе триггера 22  вл етс  выходным сигналом генератора псевдослучайной последовательности импульсов. Импульс с первого выхода распределител  2 образом, аналогичным рассмотренному вьше, устанавливает реверсивный счетчик 7 в состо ние N и обнул ет триггеры 20 и 21. После этого, с по влением очередного импульса на втором выходе распределител  2, реверсивный счетчик 7 устанавливаетс  в состо ние (N-1), а триггер 26 - в нулевое состо ние, и весь рассмотренный выше цикл генератора повтор етс . Таким образом, сначала считываетс  содержимое  чеек блока 16 с адресами N и L и их сумма по модулю два записываетс  в  чейку с адресом 0. Затем считываетс  содержимое  чеек с адресами (N-1) и (L-1), а их сумма по модулю два записываетс  в  чейку с адресом N, далее считывание производитс  из  чеек с адресами (N-2) и (), а запись - в  чейку с адресе (N-1) и т.д. Если при включении генератора псевдослучайной последовательности 9 импульсов все  чейки блока 16 с адресами от О до N содержат нулевую информацию, то генераци  псевдослучайной последовательности импульсов невозможна, так как информаци  в этих  чейках изменитьс  не может и на выходе триггера 23 всегда будет присутствовать нулевой сигнал. Чтобы избежать такой ситуации, в момен включени  хот  бы в одну из N  чеек блока 16 записываетс  единична  информаци  путем подачи на вход вво да данных блока 16 через элемент ИЖ 14 положительного импульса запуска . Таким образом, при установке на первых выходах формировател  8 двои ного кода числа 33, а на вторых его выходах - двоичного кода числа 13, генератор воспроизводит псевдослучайную последовательность типа М, повтор ющуюс  через (2 -l) 8 589 934 591 импульсов, что при ;частоте генератора 1 импульсов f 500 кГц составл ет во времени немногим менее 5 .часов. Кооме того, и етс  возможность измен ть сигналы н выходах формировател  8 в процессе работы генератора,псевдослучайной последовательности импульсов, что позвол ет практически неограниченно увеличивать период ее повторени . Формула изобретени  1. Генератор псевдослучайной пос ледовательности импульсов, содержащий генератор импульсов, выход кото рого соединен со входом распределит л  импульсов, форми зоваталь последовательности импульсов, блок пам ти, коммутатор, отличающийс  тем, что, с целью расширени  функцио нальных возможно.стей, в него дополнительно введены два формировател  адреса, блок управлени , триггер управлени , элемент ИЛИ, три элемента

   три шлходных триггера, сумматор по модулю два, причем перва  группа входов первого и второго формирователей адресов подключены соответственно к выходам формирователей последовательностей импульсов, первый выход распределител  импульсов сое;щнен с первым входом первого формировател  импульсов и первыми входами первого и второго выходных триггеров, второй выход подключен ко второму входу первого формировател  импульсов и первому входу блока управлени , третий

   подсоеданены ко входам первого и второго дешифраторов, выходы которых подключены к первому и второму входам коммутатора, причем выход первого дешифратора  вл етс  выходом формировател  импульсов, а третий, четвертый , п тый входы коммутатора  вл ютс  первым, вторым, третьим входами форьшровател  импульсов, а разр д19 1е входы реверсивного счетчика  вл ютс  первой группой входа.
3. 3. Генератор поп.1, отличающийс  тем, что второй ВЫХОД соединен с первым входом второго формировател  импульсов, со Вторым входом блока управлени  с первым входом триггера управлени  и с первым входом первого элемента И, а четвертый выход соединен с третьим входом первого формировател  импульсов, с третьим входом блока управлени , со вторым входом триггера управлени  и с первыми входами второго и третьего элементов И, выход первого элемента И подключен ко второму входу первого выходного триггера, выход второго элемента И соединен со вторым входом второго выходного триггера и с первым входом третьего выходного триггера, второй вход которого подключен к выходу третьего элемента И, выходы пер-. вого и второго выходных триггеров через сумматор по модулю два соединены со входом элемента ИЖ, выход которого подключен ко входу ввода блока пам ти, входы управлени  которого подключены к выходам блока управлени , первый и второй выходы блока пам ти соответственно подключены ко вторьм входам первого и второго элементов И. второму входу третьего элемента И, адресные входы блока пам ти подключены к выходам коммутатора , входы управле1ш  которого соединены с выходами триггера управлени , перва  и втора  группы входов коммутатора соответственно подключены к адресным выходам первого и второго формировател  импульсов, а выход первого формировател  импульсов соединен со вторым входом второго формировател  импульсов. 2. Генератор по п.1,.о т л и чающийс  тем, что первый форирователь импульсов содержит послеовательно соединенные коммутатор реверсивный счетчик, выходы котоого  вл ютс  адресными выходами и

   формирователь импульсов содержит последовательно соединенйме первый коммутатор , реверсивный счетчик и дешифратор , выход которого подключен к первым входам первого и второго коммутаторов , выходы второго коммутатора соединены с разр дными входа1 ш реверсивного счетчика, выходы которого  вл ютс  адресными выходами, второй вход второго когфгутатора соединен со вторым входом первого коммутатора и  вл етс  вторым входом формировател  импульсов, третий вход первого коммутатора  вл етс  первым входом формировател  импульсов, а третьи входы второго ксммутатора  вл ютс  первой группой входов формировател  импульсов.

   4, Генератор по п. I, отличающийс  тем, что блок управлени  содержит последовательно соединенные элемент ИЛИ и линию задержки входы элемента ИЛИ  вл ютс  входами блока управлени , причем первый и третий входы элемента ИЛИ соединены со входами триггера, выход которого и выход линии задержки  вл ютс  выходами блока управлени .

   Источники информации, прин тые во внимание при экспертизе

   1.Авторское свидетельство СССР № 437062, кл. 0-06 F 1/02, 1973.

   2.Авторское свидетельство сССР № 615516, кл. & 06 F 1/02, 1976.