JP2001144589A - ラッチ回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力する信号の数を削減することができ、さ
らにデータをラッチして出力するタイミングを容易に変
更すること。 【解決手段】 保持対象データのビット数Ｐ（Ｐは自然
数）に応じて、順次直列に接続したＰ個の第１のフリッ
プフロップを有し、外部からクロック信号を入力するた
めのクロック信号入力端子に前記第１のフリップフロッ
プの各クロック入力端子を接続し、前記第１のフリップ
フロップのうち、先頭に配置したフリップフロップのデ
ータ入力端子に前記保持対象データのデータ信号を入力
するためのデータ信号入力端子を接続したデータ入力手
段と、前記Ｐ個の第１のフリップフロップのデータ出力
端子にデータ入力端子がそれぞれ接続されたＰ個の第２
のフリップフロップを有するデータ出力手段と、前記デ
ータ出力手段で保持しているデータの出力タイミングを
制御し、かつ前記第１及び第２のフリップフロップをリ
セットするタイミングを制御するためのタイミング制御
手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
例示される電子回路に用いられ、一時的にデータを保持
するためのラッチ回路に関する。

【０００２】

【従来の技術】ラッチ回路は、例えば半導体集積回路内
に設けられ、接続された回路からのデータを一時的に保
持して出力する。従来のラッチ回路には、保持対象のデ
ータのビット数に応じて直列に接続した複数のフリップ
フロップを備えたものが知られている。このような従来
のラッチ回路では、上述の各フリップフロップをリセッ
トするためのリセット信号を入力するリセット信号入力
端子、及びデータの保持時間を制御するためのラッチ信
号を入力するラッチ信号入力端子を設けることが一般的
であった。

【０００３】以下、従来のラッチ回路について、図４を
参照して具体的に説明する。尚、以下の説明では、４ビ
ットのデータを保持して出力するラッチ回路を例示して
説明する。図４は、従来のラッチ回路の構成を示す回路
図である。図４において、従来のラッチ回路では、リセ
ット信号入力端子６１が８個のフリップフロップ５１，
５２，５３，５４，５５，５６，５７，５８の各リセッ
ト入力端子Ｒに接続されている。ラッチ信号入力端子６
０は、フリップフロップ５１〜５４の各クロック入力端
子ＣＫに接続されている。シリアルデータ入力端子６２
は、フリップフロップ５５のデータ入力端子Ｄに接続さ
れている。クロック信号入力端子６３は、フリップフロ
ップ５５〜５８の各クロック入力端子ＣＫに接続されて
いる。ラッチ信号入力端子６０、リセット信号入力端子
６１、及びクロック信号入力端子６３は、各々別個に設
けられた３つの信号発生器（図示せず）からのラッチ信
号、リセット信号、及びクロック信号をそれぞれ入力す
る。シリアルデータ入力端子６２には、保持対象のシリ
アルデータのデータ信号が図示を省略した外部回路から
入力される。

【０００４】フリップフロップ５５のデータ出力端子Ｑ
はフリップフロップ５１，５６のデータ入力端子Ｄに接
続され、フリップフロップ５６のデータ出力端子Ｑはフ
リップフロップ５２，５７のデータ入力端子Ｄに接続さ
れている。フリップフロップ５７のデータ出力端子Ｑは
フリップフロップ５３，５８のデータ入力端子Ｄに接続
され、フリップフロップ５８のデータ出力端子Ｑはフリ
ップフロップ５４のデータ入力端子Ｄに接続されてい
る。フリップフロップ５１〜５４の各データ出力端子Ｑ
は、データ出力端群５９に接続されている。以上の構成
により、この従来のラッチ回路では、各フリップフロッ
プ５５〜５８は入力したシリアルデータを後続のフリッ
プフロップにビット単位に順次出力していた。さらに、
従来のラッチ回路では、各フリップフロップ５１〜５４
はラッチ信号が所定のレベル（例えば、ハイレベル）で
アクティブな状態となった時点で保持（入力）している
シリアルデータをデータ出力端群５９に出力し外部の回
路に出力していた。

【０００５】以下、この従来のラッチ回路の動作につい
て、図４及び図５を用いて具体的に説明する。図５は、
図４に示したラッチ回路の各部での信号のレベル変化を
示す波形図である。尚、図５の（ａ）、（ｂ）、
（ｃ）、（ｄ）、及び（ｅ）にそれぞれ示す波形は、図
４のａ、ｂ、ｃ、ｄ、及びｅ点で示した箇所、すなわち
リセット信号入力端子６１、クロック入力端子６３、シ
リアルデータ入力端子６３、ラッチ信号入力端子６４、
及びデータ出力端群５９での信号のレベル変化を示して
いる。従来のラッチ回路では、リセット信号入力端子６
１から入力したリセット信号が、図５の（ａ）に示すよ
うに、その信号のレベルが所定値Ｖ３に達した後、フリ
ップフロップ５１〜５８はクロック信号入力端子６３か
ら最初に入力したクロック信号の立ち上がりエッジの時
点でリセットされる。

【０００６】続いて、シリアルデータ入力端子６２から
のシリアルデータは、クロック信号入力端子６３から入
力したクロック信号の立ち上がりエッジの時点毎に、フ
リップフロップ５５〜５８の各データ出力端子Ｑに順次
出力されて、接続されたフリップフロップ５１〜５４の
データ入力端子Ｄに直ちに入力される。その後、ラッチ
信号入力端子６０から入力したラッチ信号の立ち上がり
エッジの時点で、各フリップフロップ５１〜５４は、そ
のデータ出力端子Ｑから保持しているデータをデータ出
力端群５９に出力する。具体的には、図５の（ｄ）に示
すように、ラッチ信号がハイレベルである所定値Ｖ３に
立ち上がってアクティブとなった時点で、フリップフロ
ップ５１〜５４はそれぞれ入力して保持している”Ｈ，
Ｌ，Ｈ，Ｌ”、つまり図５の（ｅ）に示すデータの値”
１，０，１，０”を外部に出力する。

【０００７】

【発明が解決しようとする課題】上記のような従来のラ
ッチ回路では、ラッチ信号入力端子６０、リセット信号
入力端子６１、シリアルデータ入力端子６２、及びクロ
ック信号入力端子６３を設けて、ラッチ信号、リセット
信号、シリアルデータ（データ信号）、及びクロック信
号をそれぞれ互いに独立して入力する構成であった。こ
のため、この従来のラッチ回路では、上述の４つの信号
を入力するタイミングの制御が複雑なものであり、デー
タをラッチして出力するタイミングを変更することは容
易なものでなかった。

【０００８】この発明は、上記のような問題点を解決す
るためになされたものであり、入力する信号の数を削減
することができ、さらにデータをラッチして出力するタ
イミングを容易に変更することができるラッチ回路を提
供することを目的とする。

【０００９】

【課題を解決するための手段】本発明のラッチ回路は、
保持対象データのビット数Ｐ（Ｐは自然数）に応じて、
順次直列に接続したＰ個の第１のフリップフロップを有
し、外部からクロック信号を入力するためのクロック信
号入力端子に前記Ｐ個の第１のフリップフロップの各ク
ロック入力端子を接続し、前記第１のフリップフロップ
のうち、先頭に配置したフリップフロップのデータ入力
端子に前記保持対象データのデータ信号を入力するため
のデータ信号入力端子を接続したデータ入力手段と、前
記Ｐ個の第１のフリップフロップのデータ出力端子にデ
ータ入力端子がそれぞれ接続されたＰ個の第２のフリッ
プフロップを有するデータ出力手段と、前記データ出力
手段で保持しているデータの出力タイミングを制御し、
かつ前記第１及び第２のフリップフロップをリセットす
るタイミングを制御するためのタイミング制御手段とを
備えている。このように構成することにより、入力する
信号の数を削減することができ、さらにデータをラッチ
して出力するタイミングを容易に変更することができ
る。

【００１０】

【発明の実施の形態】以下、本発明のラッチ回路を示す
好ましい実施例について、図面を参照しながら説明す
る。

【００１１】《実施例１》図１は、本発明の実施例１で
あるラッチ回路の構成を示す回路図である。尚、以下の
説明では、従来例との比較を容易なものとするために、
４ビットのデータ（保持対象データ）を保持して出力す
るラッチ回路を例示して説明する。図１において、本実
施例のラッチ回路は、保持対象データのビット数Ｐ（Ｐ
は自然数）、すなわちビット数４に応じて、順次直列に
接続した４個の第１のフリップフロップ５，６，７，８
を有するデータ入力手段３０、及び前記データ入力手段
３０の第１のフリップフロップ５，６，７，８にそれぞ
れ接続された４個の第２のフリップフロップ１，２，
３，４を有するデータ出力手段３１を具備している。本
実施例のラッチ回路には、第３のフリップフロップ９を
有し、上記データ出力手段３０で保持しているデータの
出力タイミングを制御し、かつ上記第１及び第２のフリ
ップフロップ５〜８及び１〜４をリセットするタイミン
グを制御するためのタイミング制御手段３２が設けられ
ている。このタイミング制御手段３２には、第３のフリ
ップフロップ９に加えて、上記出力タイミングを制御す
るための第１の抵抗体１０、第１のコンデンサ１１、及
び第１のバッファー１２と、上述のリセットするタイミ
ングを制御するための第２の抵抗体１３、第２のコンデ
ンサ１４、及び第２のバッファー２２とが設けられてい
る。

【００１２】データ入力手段３０では、第１のフリップ
フロップ５〜８が順次直列に接続されている。詳細に
は、データ入力手段３０では、先頭に配置した第１のフ
リップフロップ５のデータ入力端子Ｄが保持対象データ
のデータ信号を入力するためのデータ信号入力端子１７
に接続されている。第１のフリップフロップ５のデータ
出力端子Ｑは、後段の第１のフリップフロップ６のデー
タ入力端子Ｄに接続されている。以降同様に、データ入
力手段３０では、データ入力端子Ｄを１つ前に配置した
第１のフリップフロップのデータ出力端子Ｑに順次接続
している。第１のフリップフロップ５〜８の各クロック
入力端子ＣＫは、外部からクロック信号を入力するため
のクロック信号入力端子１８に接続されている。これに
より、第１の各フリップフロップ５〜８は、入力するク
ロック信号に基づいて、保持しているデータを次段のフ
リップフロップに出力する。第１のフリップフロップ５
〜８の各リセット端子Ｒは、第２のバッファー２２の出
力端に接続されている。これにより、第１の各フリップ
フロップ５〜８は、上記タイミング制御手段３２の第２
の抵抗体１３の抵抗値及び第２のコンデンサ１４の容量
によって決まる時定数τ１で規定されるタイミングでリ
セットされる。

【００１３】データ信号入力端子１７は、図示を省略し
た外部機器から保持対象データのデータ信号を入力す
る。具体的には、データ信号入力端子１７は、上記外部
機器からシリアルデータのデータ信号を入力する。クロ
ック信号入力端子１８は、外部のクロック信号発生器
（図示せず）に接続され、データ入力手段３０の第１の
各フリップフロップ５〜８を動作するためのクロック信
号を入力する。尚、上記データ信号及びクロック信号
は、それぞれ同じ周期で外部機器及びクロック信号発生
器から出力されるが、本実施例のラッチ回路では、誤動
作を防止するために、データ信号がクロック信号よりも
若干早く入力するよう構成している。また、クロック信
号とデータ信号では、ハイレベルな状態での信号のレベ
ルは所定の電圧レベルＶ２に設定されている。データ信
号のハイレベルな状態は、例えばシリアルデータの値”
１”を示している。本実施例のラッチ回路では、後に詳
述するように、保持対象データのデータ信号とクロック
信号との２つの信号を入力する構成により、誤動作を生
じることなく保持対象データをラッチし出力している。
したがって、本実施例のラッチ回路は、従来例のものに
比べて入力する信号の数を削減することができ、保持対
象データを保持して出力するタイミングを容易に変更す
ることが可能となる。

【００１４】データ出力手段３１では、第２のフリップ
フロップ１〜４の各データ出力端子Ｑがデータ出力端群
１９に接続されて、保持対象データをビット単位に出力
する。第２のフリップフロップ１〜４のデータ入力端子
Ｄは、第１のフリップフロップ５〜８のデータ出力端子
Ｑにそれぞれ接続されている。第２のフリップフロップ
１〜４の各クロック入力端子ＣＫは、第１のバッファー
１２の出力端に接続されている。これにより、第２の各
フリップフロップ１〜４は、タイミング制御手段３２の
第１の抵抗体１０の抵抗値及び第１のコンデンサ１１の
容量によって決まる時定数τ２で規定されるタイミング
で保持しているデータをデータ出力端群１９に出力し
て、外部の機器に出力する。第２のフリップフロップ１
〜４の各リセット端子Ｒは、第２のバッファー２２の出
力端に接続されている。これにより、第２の各フリップ
フロップ１〜４は、データ入力手段３０のものと同じタ
イミングでリセットされる。

【００１５】タイミング制御手段３２では、第３のフリ
ップフロップ９のリセット端子Ｒが第２のバッファー２
２の出力端に接続されている。これにより、第３のフリ
ップフロップ９は、データ入力手段３０及びデータ出力
手段３１のものと同じタイミングでリセットされる。第
３のフリップフロップ９は、そのデータ入力端子Ｄに電
源端子１６が接続されている。この電源端子１６には、
所定の電圧レベルＶ１（Ｖ１≧Ｖ２）の電圧を出力する
直流電源（図示せず）が接続される。第３のフリップフ
ロップ９のクロック入力端子ＣＫは、データ信号入力端
子１７に接続されている。これにより、第３のフリップ
フロップ９は、データ信号入力端子１７からのデータ信
号に基づき動作する。尚、このデータ信号は、当該ラッ
チ回路での誤動作を防止するために、第３のフリップフ
ロップ９をリセットした後、クロック信号の少なくとも
１クロック分の時間経過した後に入力するよう構成して
いる。

【００１６】第１の抵抗体１０は、その一端が上記第３
のフリップフロップ９のデータ出力端子Ｑに接続され、
他端は第１のコンデンサ１１の一端に接続されている。
第１のコンデンサ１１の他端は、接地端子１５に接続さ
れている。これら第１の抵抗体１０と第１のコンデンサ
１１との接続点には、第１のバッファー１２の入力端が
接続されている。この第１のバッファー１２は、その入
力端に入力する信号のレベルが第１の所定値、例えば電
圧レベルＶ２に達したとき、出力信号の状態（極性）を
反転する。具体的には、第１のバッファー１２は出力信
号の状態を反転して、例えばハイレベル（電圧レベルＶ
２）でアクティブな状態とする。これにより、この出力
端に接続されたデータ出力手段３１の第２の各フリップ
フロップ１〜４は保持しているデータをデータ出力端群
１９に出力する。

【００１７】第２の抵抗体１３は、その一端が上記電源
端子１６に接続され、他端は第２のコンデンサ１４の一
端に接続されている。第２のコンデンサ１４の他端は、
上記接地端子１５に接続されている。これら第２の抵抗
体１３と第２のコンデンサ１４との接続点には、第２の
バッファー２２の入力端が接続されている。この第２の
バッファー２２は、その入力端に入力する信号のレベル
が第２の所定値、例えば電圧レベルＶ２に達したとき、
出力信号の状態を反転する。具体的には、第２のバッフ
ァー２２は出力信号の状態を反転して、例えばハイレベ
ル（電圧レベルＶ２）でアクティブな状態とする。これ
により、この出力端に接続された第１、第２、及び第３
の全てのフリップフロップ１〜９はリセットされる。

【００１８】以下、本実施例のラッチ回路の動作につい
て、図１及び図２を用いて具体的に説明する。図２は、
図１に示したラッチ回路の各部での信号のレベル変化を
示す波形図である。尚、図２の（Ａ）、（Ｂ）、
（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）、及び（Ｈ）
にそれぞれ示す波形は、図１のＡ、Ｂ、Ｃ、Ｄ、Ｅ、
Ｆ、Ｇ、及びＨ点で示した箇所での信号のレベル変化を
示している。より具体的には、図２の（Ａ）、（Ｂ）、
（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）、及び（Ｈ）
にそれぞれ示す波形は、電源端子１６、第２のバッファ
ー２２の入力端、第２のバッファー２２の出力端、デー
タ信号入力端子１７、クロック信号入力端子１８、第１
のバッファー１２の入力端、第１のバッファー１２の出
力端、及びデータ出力端群１９での信号のレベル変化を
示している。本実施例のラッチ回路では、図２の（Ａ）
に示すように、まず電圧レベルＶ２の電圧が電源端子１
６に与えられると、タイミング制御手段３２では、第２
のバッファー２２の入力端での信号レベルが図２の
（Ｂ）に示すように、電圧印可時から上記時定数τ１に
よる時間Ｔ１だけ遅れて第２の所定値（電圧レベルＶ
２）に達する。第２のバッファー２２は、図２の（Ｃ）
に示すように、電圧レベルＶ２に達した時点で直ちに、
その出力信号の状態を反転し電圧レベルＶ２でアクティ
ブな状態として、全てのフリップフロップ１〜９をリセ
ットする。

【００１９】続いて、全てのフリップフロップ１〜９が
リセットされた後、図２の（Ｄ）に示すクロック信号の
少なくとも１クロック分の時間経過後に、データ信号入
力端子１７には図２の（Ｅ）に示すシリアルデータがビ
ット単位に順次入力される。そして、データ入力手段３
０の第１の各フリップフロップ５〜８では、そのクロッ
ク入力端子ＣＫにクロック信号入力端子１８からクロッ
ク信号が入力される毎に、そのデータ出力端子Ｑから接
続されたフリップフロップのデータ入力端子Ｄに入力し
たシリアルデータを順次出力する。尚、シリアルデータ
の１回目の立ち上がりエッジによるデータ、つまり図２
の（Ｅ）の最初の”Ｈ”は、上記時定数τ２による時間
Ｔ２の開始時点を決めるものであり、シリアルデータの
２〜４個目のデータ”Ｈ，Ｌ，Ｈ，Ｌ”が４ビットの保
持対象データである。

【００２０】一方、タイミング制御手段３２では、最初
のシリアルデータが上述の１回目の立ち上がりエッジの
時点でデータ信号入力端子１７から第３のフリップフロ
ップ９のクロック入力端子ＣＫに入力されると、第３の
フリップフロップ９が動作して、そのデータ出力端子Ｑ
から第１の抵抗体１０に電圧レベルＶ２の電圧を出力す
る。そして、図２の（Ｆ）に示すように、第１のバッフ
ァー１２の入力端での信号レベルが上記開始時点から上
記時定数τ２による時間Ｔ２だけ遅れて第１の所定値
（電圧レベルＶ２）に達する。第１のバッファー１２
は、図２の（Ｇ）に示すように、電圧レベルＶ２に達し
た時点で直ちに、その出力信号の状態を反転し電圧レベ
ルＶ２でアクティブな状態として、データ出力手段３１
の第２の各フリップフロップ１〜４を動作する。そし
て、データ出力手段３１のフリップフロップ１〜４は保
持しているデータを出力して、データ出力端群１９には
図２の（Ｈ）に示すように、データ”１，０，１，０”
が出力される。

【００２１】以上のように、本実施例のラッチ回路で
は、データ入力手段３０が保持対象データのビット数４
に応じて、順次直列に接続した４個の第１のフリップフ
ロップ５〜８を有している。これらの第１のフリップフ
ロップ５〜８の各クロック入力端子ＣＫを外部からクロ
ック信号を入力するためのクロック信号入力端子１８に
接続し、先頭に配置した第１のフリップフロップ５のデ
ータ入力端子Ｄを保持対象データのデータ信号を入力す
るためのデータ信号入力端子１７に接続している。さら
に、本実施例のラッチ回路では、データ出力手段３１が
上記データ入力手段３０の第１のフリップフロップ５〜
８のデータ出力端子Ｑにデータ入力端子Ｄがそれぞれ接
続された４個の第２のフリップフロップ１〜４を備えて
いる。さらに、本実施例のラッチ回路では、上記データ
出力手段３１で保持しているデータの出力タイミングを
制御し、かつ上述の第１及び第２のフリップフロップ１
〜８をリセットするタイミングを制御するためのタイミ
ング制御手段３２を備えている。この構成により、本実
施例のラッチ回路は、保持対象データのデータ信号とク
ロック信号との２つの信号を入力して、誤動作を生じる
ことなく保持対象データをラッチし出力している。した
がって、本実施例のラッチ回路は、従来例のものに比べ
て入力する信号の数を削減することができ、保持対象デ
ータを保持して出力するタイミングを容易に変更するこ
とが可能となる。

【００２２】さらに、本実施例のラッチ回路では、タイ
ミング制御手段３２の第２の抵抗体１３の抵抗値及び第
２のコンデンサ１４の容量を調整することにより、時定
数τ１を変更して、その時定数τ１による時間Ｔ１もま
た変更することができる。それゆえ、本実施例のラッチ
回路では、データ入力手段３０及びデータ出力手段３１
の全てのフリップフロップ１〜８をリセットするタイミ
ングを容易に変更することができる。さらに、本実施例
のラッチ回路では、タイミング制御手段３２の第１の抵
抗体１０の抵抗値及び第１のコンデンサ１１の容量を調
整することにより、時定数τ２を変更して、その時定数
τ２による時間Ｔ２もまた変更することができる。それ
ゆえ、本実施例のラッチ回路では、データ出力手段３１
の第２のフリップフロップ１〜４で保持しているデータ
の出力タイミングを容易に変更することができる。

【００２３】《実施例２》図３は、本発明の実施例２で
あるラッチ回路の構成を示す回路図である。この実施例
では、ラッチ回路の構成において、順次直列に接続した
Ｎ個（Ｎは自然数）の第３のフリップフロップをタイミ
ング制御手段に設けて、データ出力手段がデータ信号入
力端子から入力するデータ信号のＮ個目の立ち上がりエ
ッジの時点から上記時定数τ２による時間Ｔ２だけずら
して、保持しているデータを出力するよう構成した。そ
れ以外の各部は、実施例１のものと同様であるのでそれ
らの重複した説明は省略する。図３に示すように、本実
施例のラッチ回路では、順次直列に接続したＮ個（Ｎは
自然数）の第３のフリップフロップ９，----，（９＋
Ｎ）をタイミング制御手段３２’に設けている。詳細に
は、これらの第３のフリップフロップ９〜（９＋Ｎ）で
は、データ入力端子Ｄを１つ前に配置した第３のフリッ
プフロップのデータ出力端子Ｑに順次接続している。先
頭に配置した第３のフリップフロップ９のデータ入力端
子Ｄには電源端子１６を接続し、最後に配置した第３の
フリップフロップ（９＋Ｎ）のデータ出力端子Ｑには第
１の抵抗体１０の一端を接続している。また、第３の各
フリップフロップ９〜（９＋Ｎ）は、そのリセット端子
Ｒ及びクロック入力端子ＣＫを第２のバッファー２２の
出力端及びデータ信号入力端子１７にそれぞれ接続して
いる。

【００２４】以上の構成により、本実施例のラッチ回路
では、データ出力手段３１’のＰ個の第２のフリップフ
ロップ１，２，−−，（Ｐ−１），Ｐはデータ信号入力
端子１７から入力したデータ信号のＮ個目の立ち上がり
エッジの時点から上記時定数τ２による時間Ｔ２だけ遅
らせて、それぞれ保持しているＰ個のデータを出力して
いる。尚、Ｐ個のデータは、実施例１のものと同様に、
時間Ｔ２の間にデータ入力手段３０’のＰ個の第１のフ
リップフロップ（Ｐ＋１），（Ｐ＋２），−−，（２Ｐ
−１），２Ｐから第２のフリップフロップ１〜Ｐにそれ
ぞれ出力されたものである。このように、本実施例のラ
ッチ回路では、時定数τ２を調整するだけでなく、第３
のフリップフロップの設置数を変更することにより、デ
ータの出力タイミングを調整することができ、実施例１
のものに比べて出力タイミングをさらに容易に変更する
ことができる。

【００２５】尚、上述の説明では、時定数τ１及びτ２
を調整することにより、リセットするタイミング及びデ
ータを出力する出力タイミングをそれぞれ変更する構成
について説明したが、これらの時定数τ１及びτ２とと
もに、第２のバッファーでの第２の所定値及びを第１の
バッファーでの第１の所定値をそれぞれ調整して、リセ
ットするタイミング及びデータを出力する出力タイミン
グをそれぞれ変更する構成でもよい。また、上述の説明
では、第１及び第２のバッファーでの第１及び第２の所
定値を同じ電圧レベルＶ２としたが、実施例はこれに限
定されるものではなく、第１及び第２の所定値として互
いに異なる値を用いてもよい。また、これらの第１及び
第２の所定値と外部からのクロック信号及びデータ信号
での電圧レベルとを同一の電圧レベルＶ２とした構成に
ついて説明したが、互いに異なるものでもよい。

【００２６】

【発明の効果】以上のように、本発明のラッチ回路で
は、データ入力手段が保持対象データのビット数Ｐ（Ｐ
は自然数）に応じて、順次直列に接続したＰ個の第１の
フリップフロップを有している。第１のフリップフロッ
プの各クロック入力端子を外部からクロック信号を入力
するためのクロック信号入力端子に接続し、先頭に配置
した第１のフリップフロップのデータ入力端子を保持対
象データのデータ信号を入力するためのデータ信号入力
端子に接続している。さらに、本発明のラッチ回路で
は、データ出力手段が上記データ入力手段の第１のフリ
ップフロップのデータ出力端子にデータ入力端子がそれ
ぞれ接続されたＰ個の第２のフリップフロップを備えて
いる。さらに、本発明のラッチ回路では、上記データ出
力手段で保持しているデータの出力タイミングを制御
し、かつ上述の第１及び第２の全てのフリップフロップ
をリセットするタイミングを制御するためのタイミング
制御手段を備えている。この構成により、本発明のラッ
チ回路は、保持対象データのデータ信号とクロック信号
との２つの信号を入力して、誤動作を生じることなく保
持対象データをラッチし出力している。したがって、本
実施例のラッチ回路は、従来例のものに比べて入力する
信号の数を削減することができ、保持対象データを保持
して出力するタイミングを容易に変更することが可能と
なる。

【図面の簡単な説明】

【図１】本発明の実施例１であるラッチ回路の構成を示
す回路図

【図２】図１に示したラッチ回路の各部での信号のレベ
ル変化を示す波形図

【図３】本発明の実施例２であるラッチ回路の構成を示
す回路図

【図４】従来のラッチ回路の構成を示す回路図

【図５】図４に示したラッチ回路の各部での信号のレベ
ル変化を示す波形図

【符号の説明】

１，２，３，４，Ｐ−１，Ｐ 第２のフリップフロップ ５，６，７，８，Ｐ＋１，Ｐ＋２，２Ｐ−１，２Ｐ 第
１のフリップフロップ ９，９＋Ｎ 第３のフリップフロップ １０ 第１の抵抗体 １１ 第１のコンデンサ １２ 第１のバッファー １３ 第２の抵抗体 １４ 第２のコンデンサ １５ 接地端子 １６ 電源端子 １７ データ信号入力端子 １８ クロック信号入力端子 １９ データ出力端群 ２２ 第２のバッファー ３０，３０’ データ入力手段 ３１，３１’ データ出力手段 ３２，３２’ タイミング制御手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 保持対象データのビット数Ｐ（Ｐは自然
   数）に応じて、順次直列に接続したＰ個の第１のフリッ
   プフロップを有し、外部からクロック信号を入力するた
   めのクロック信号入力端子に前記第１のフリップフロッ
   プの各クロック入力端子を接続し、前記第１のフリップ
   フロップのうち、先頭に配置したフリップフロップのデ
   ータ入力端子に前記保持対象データのデータ信号を入力
   するためのデータ信号入力端子を接続したデータ入力手
   段と、 前記Ｐ個の第１のフリップフロップのデータ出力端子に
   データ入力端子がそれぞれ接続されたＰ個の第２のフリ
   ップフロップを有するデータ出力手段と、 前記データ出力手段で保持しているデータの出力タイミ
   ングを制御し、かつ前記第１及び第２のフリップフロッ
   プをリセットするタイミングを制御するためのタイミン
   グ制御手段と、 を備えたことを特徴とするラッチ回路。
2. 【請求項２】 前記タイミング制御手段が、データ入力
   端子が電源端子に接続され、クロック入力端子が前記デ
   ータ信号入力端子に接続された第３のフリップフロップ
   と、前記第３のフリップフロップのデータ出力端子に一
   端が接続された第１の抵抗体と、前記第１の抵抗体の他
   端に一端が接続され、他端が接地された第１のコンデン
   サと、入力端が前記第１の抵抗体と前記第１のコンデン
   サとの接続点に接続され、その入力端での信号のレベル
   が第１の所定値に達したとき、出力する第１のバッファ
   ーと、前記電源端子に一端が接続された第２の抵抗体
   と、前記第２の抵抗体の他端に一端が接続され、他端が
   接地された第２のコンデンサと、入力端が前記第２の抵
   抗体と前記第２のコンデンサとの接続点に接続され、そ
   の入力端での信号のレベルが第２の所定値に達したと
   き、出力する第２のバッファーとを備え、 前記第２のバッファーの出力端を前記第１、第２、及び
   第３のフリップフロップの各リセット入力端子に接続
   し、かつ前記第１のバッファーの出力端を前記第２のフ
   リップフロップの各クロック入力端子に接続したことを
   特徴とする請求項１に記載のラッチ回路。
3. 【請求項３】 前記第１の抵抗体の抵抗値と前記第１の
   コンデンサの容量とによって決まる時定数を調整するこ
   とにより、前記データ出力手段でのデータの出力タイミ
   ングを制御するよう構成したことを特徴とする請求項２
   に記載のラッチ回路。
4. 【請求項４】 前記第２の抵抗体の抵抗値と前記第２の
   コンデンサの容量とによって決まる時定数を調整するこ
   とにより、前記第１、第２、及び第３のフリップフロッ
   プをリセットするタイミングを制御するよう構成したこ
   とを特徴とする請求項２に記載のラッチ回路。
5. 【請求項５】 前記タイミング制御手段は、順次直列に
   接続したＮ個（Ｎは自然数）の前記第３のフリップフロ
   ップを備え、 前記データ出力手段が、前記データ信号入力端子から入
   力するデータ信号のＮ個目の立ち上がりエッジの時点か
   ら前記第１の抵抗体の抵抗値と前記第１のコンデンサの
   容量とによって決まる時定数による時間だけずらして、
   保持しているデータを出力するよう構成したことを特徴
   とする請求項２〜４のいずれかに記載のラッチ回路。