JPH0369228B2 - - Google Patents

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JPH0369228B2
JPH0369228B2 JP57031709A JP3170982A JPH0369228B2 JP H0369228 B2 JPH0369228 B2 JP H0369228B2 JP 57031709 A JP57031709 A JP 57031709A JP 3170982 A JP3170982 A JP 3170982A JP H0369228 B2 JPH0369228 B2 JP H0369228B2
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Sony Corp
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Priority to FR8303437A priority patent/FR2522911B1/fr
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    • H04N1/405—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels
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  • Television Signal Processing For Recording (AREA)
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Description

【発明の詳細な説明】 この発明は、サーマルプリンタなどにおける階
調信号の発生回路にかかわり、特にTV信号で形
成されている画面（静止画）をハードコピとする
場合にプリンタに供給する階調信号の発生回路に
関するものである。
通常、感熱ヘツドなどを使用してコピー画の濃
淡を表現する場合は、感熱ヘツドに流す電流の通
電時間を変化させている。
例えば、第１図に示すようにTV画面Ｓがある
場合は、TV画面Ｓ上を線Ａ，Ｂで示すように順
次走査しながら各画素d1〜dl，d11〜dl1の濃淡レ
ベルをサンプルし、そのサンプル点の信号に応じ
てパルス幅変調した信号で１ラインの感熱ヘツド
の発熱体をドライブすれば階調をもつた画（文
字）がプリントされる。
第２図は本出願人が先に出願した階調信号発生
回路の（特願昭56−123588号）の概要を示すブロ
ツク図である。この図において、１はＡ／Ｄ変換
器で、その入力には第１図で示した各画素d1〜dl
のサンプル電圧が入力される。２は、アドレスカ
ウンタ７によつて前記Ａ／Ｄ変換器１の出力信号
を１ブロツク単位で記録し、次のコンパレータ３
に順次出力するメモリ（RAM）、４は階調を指
定する信号をカウンタ５の出力によつて発生する
比較レベル発生器（ROM）、６は前記コンパレ
ータ３の出力を前記アドレスカウンタ７の出力に
よつてラツチし、感熱ヘツド８に並列信号として
送出するラツチ回路である。
この回路は、コピーすべき画面の画素d1〜dlを
アドレスカウンタ７によつて１ブロツク分デジタ
ル信号として順次取りこみ、比較レベル発生器４
の階調出力と順次比較し、両者の信号の大きさに
応じて１と０からなる比較出力をラツチ回路６に
送出し、階調信号とするものであるが、この回路
方式では、各階調の比較信号が出力される毎に１
ブロツク分の画素データをコンパレータ３に出力
しなければならないため、回路構成が複雑となる
と共に、その動作速度が限定されるという欠点が
あつた。
この発明は、かかる点を改善するためになされ
たもので、コンパレータを省略し、回路を簡単に
すると共に、その信頼性を向上させるようにした
階調信号の発生回路を提供するものである。
以下、この発明の階調信号発生回路を第３図の
ブロツク図、第４図の波形図、及び第５図のデー
タ図に基づいて説明する。
第３図において、１１はTV信号の１画素をサ
ンプルしたアナログ信号をデジタル信号に変換す
るＡ／Ｄ変換器、１２はクロツク信号源、１３は
階調数を示す計数値が出力される第１のカウン
タ、１４は後述するようなデータが格納され、前
記Ａ／Ｄ変換器１１の出力と、前記第１のカウン
タ１３の出力によつてアドレスされ、そのデータ
が読み出される固定メモリ（以下ROMという）、
１５は前記Ａ／Ｄ変換器１１の出力信号が前記
ROM１４によつて１又は０のデータ列に変換さ
れたあと出力されるEOCパルス（End of
Conversion）をカウントし、次の等速読み出し
メモリ（以下RAMという）１６のアドレスを指
定するための第２のカウンタである。なお、
RAM１６は第２のカウンタ１５と共に前記第１
のカウンタ１３の計数値によつて順次ROM１４
のデータが書き込まれるものである。
つづいて、この回路の動作を第４図の波形図、
及び第５図のデータ図と共に説明する。
Ａ／Ｄ変換器１１の入力信号は、第１図に示し
たようにTV画面Ｓの垂直方向にサンプルした画
素d1〜dlのサンプル電圧が１水平同期毎に入力さ
れたもので、その出力にはデジタル信号に変換さ
れたデータD1〜Doが発生し、このデジタル信号
で順次ROM１４のアドレスを指定する。
又、クロツク信号源１２のパルスを計数してい
る第１のカウンタ１３から出力される計数値Da
（０，１，２，……，ｎ）もROM１４のアドレ
ス信号として供給されている。
今、第１のカウンタ１３からの計数値Daが、
A0〜A4からなる５ビツトの信号（０〜31）で構
成され、Ａ／Ｄ変換器１１の出力もA5〜A9から
なる５ビツトのデータD1〜Doから構成されてい
るとすると、これらの計数値Da及びデータD1〜
DoによつてアクセスされるROM１４に格納され
ているデータは第５図のように形成される。
このデータ図は、第１のカウンタ１３によつて
出力された計数値Daが横方向のアドレス00〜1F
（16進法で表示）を指定し、Ａ／Ｄ変換器１１の
出力データD1〜Doが縦方向のアドレス00〜1Fを
指定することによつて両アドレスの交点のデータ
が読み出されることを示している。
したがつて、Ａ／Ｄ変換器１１から出力された
データD1が01（２進法で00001）になつていると
き、第１のカウンタ１３の計数値Daが00〜1F
（00000〜11111）まで32階調変化すると、ROM
１４から「111……110」なる32ビツトの信号列が
出力され、Ａ／Ｄ変換器１１からのデータD2が
1A（10001）のときは、第１のカウンタ１３の計
数値Daが00〜1Fに変化するとROM１４から
「11111000……00」となる32ビツトの信号列が出
力される。
このようにして、ROM１４から出力された信
号列は前述したEOCパルスを計数している第２
のカウンタ１５の計数値によつて指定されている
RAM１６の番地に順次書き込まれる。
したがつて、第１図のTV画面Ｓで垂直方向に
サンプルする点が256（28）個ある場合は、RAM
１６として32（bit）×256の記憶が出来る容量をも
つていればよく、TV信号をサンプルしたとき
は、第２のカウンタ１５は垂直同期信号を基準と
して256でリセツトされることになる。
第５図のデータ配置からROM１４に格納され
た32ビツトからなる信号列は“１”を感熱ヘツド
の発熱体に電流を通電すべき信号“０”のときは
電流を流さない信号とすると、「1111……000」と
いう信号列は１ドツト分のパルス電流とみること
ができるので、この信号列はＡ／Ｄ変換器１１の
出力、すなわち画素d1〜dlの濃淡レベルをパルス
幅変調した信号になつていることが分かる。
したがつて、ROM１４からRAM１６に書き
込まれた信号列を並列信号として読み出し、１ラ
インを形成する感熱ヘツドの制御信号として制御
回路に供給すると、第１図の垂直方向の１ブロツ
ク分の画素（d1〜dl）が階調をもつたドツトとし
てプリントされる。
第６図はRAM１６の読み出しブロツク図を示
したもので、２１は基準クロツク信号源、２２は
前記RAM１６のアドレスを指定する第３のカウ
ンタ、２３は階調発振器、２４は階調を示すアド
レスを指定する第４のカウンタである。なお、２
５は前記RAM１６から出力されたデータを並列
信号としてサーマルヘツドの制御回路に供給する
シフトレジスタ（又はアドレスラツチ回路）であ
る。
この回路は、階調発振器２３の出力パルスを計
数している第４のカウンタ２４がRAM１６のア
ドレスA0〜A4（32）の１つを指定している間に、
基準クロツク信号源２１を計数している第３のカ
ウンタ２２がRAM１６のアドレスA5〜A12（256）
の全部をアクセスし、RAM１６のデータをシフ
トレジスタ２５に出力する。すなわち、第４のカ
ウンタ２４の計数値が00のとき、RAM１６に格
納された32ビツトの信号列の第１番目のビツトが
256個シリアルに出力され、次のシフトレジスタ
２５に入力されると同時に並列信号としてサーマ
ルヘツドの制御回路を供給される。
そして、第４のカウンタ２４の計数値が01のと
きには32ビツトの信号列の第２番目のビツトが
256個読み出されててシフトレジスタ２５に入力
される。以下、同様に32ビツトの信号列が順次読
み出されて行くが、シフトレジスタ２５では、
256個読み出される毎に並列信号として感熱ヘツ
ドの制御信号回路に出力されるので、RAM１６
に記録されたデータを全部読み出すことによつて
階調をもつた256個のドツトがプリントされるこ
とになる。
以上のような回路によつて形成される階調信号
は、前述した第３図のROM１４に入れてあるデ
ータによつて、TV画面の濃淡レベルが、感熱ヘ
ツドをドライブする信号の通電時間となるパルス
幅に変換されることになるので、このデータをプ
リンタの着色特性などに応じて変更することによ
り、γ−補正、log変換なども簡単に行うことが
できる。
なお、図示しないがRAM１６を２個設け、一
方のRAM１６ａが書き込み動作をしているとき
は、他方のRAM１６ｂが読み出し動作をするよ
うに時分割で切換えて使用するように設計でき、
クロツク信号源１２、基準クロツク信号源２１、
階調発振器２３などもタイミングパルス発生器と
して１つの回路ブロツクとすることができる。
又、階調発振器２３の周波数を調整するとプリ
ントされたコピー画面の全体的な濃度が変化する
ことになる。
第７図は、プリンタによつてハードコピとされ
たTV画面Ｓ（第１図）の垂直方向に現われる黒
わくBlを除去するために設けたＶ−ブランキング
回路を示すもので、３１は垂直同期信号によつて
トリガされる単安定マルチバイブレータ、３２，
３３はデレードフリツプフロツプ回路（Ｄ−Ｆ／
Ｆという）、３４はカウンタ、３５はアンドゲー
トである。この回路は、垂直同期パルスを中心と
してその前後の数Ｈ期間は、Ａ／Ｄ変換器１１か
ら出力されたデジタル信号を00に固定するもの
で、その動作を第８図の波形図に基づいて説明す
る。
単安定マルチバイブレータ３１に垂直同期パル
スVDが入力されると、その出力には時定数CR
によつてパルス幅がτとなるパルスＰが発生す
る。このパルスＰの立下がりによつてＤ−Ｆ／Ｆ
３２がトリガされ、その出力Q1がＨに反転する
と、次のＤ−Ｆ／Ｆ３３のデータ端子ＤがＨとな
る。そのため、Ｄ−Ｆ／Ｆ３３のクロツク端子
CLKに水平同期信号HDが入るとその時点で出力
Q2がＨに反転する。
出力Q2は例えば図に示すようにアンドゲート
３５の一方の入力に接続され、他方の入力には
Ａ／Ｄ変換器１１から出力されているデジタル信
号が入力されているので、Ｄ−Ｆ／Ｆ３３のQ2
出力がＬの間、すなわち垂直同期信号VDのあと
の数Ｈ期間は、アンドゲート３５の全ての出力が
０となつている。そのため、前述したROM１４
の00番地を指定することになり、この期間には
ROM１４から１となる信号が出力されることは
ない。したがつて、感熱ヘツドにドライブ電流が
流れることがなく、垂直同期信号VDがTV画面
Ｓに表われないから前述した黒わくBlを除去する
ことができる。
Ｄ−Ｆ／Ｆ３３のQ2出力は、水平同期信号HD
を計数しているカウンタ３４がｌまで（ｌは垂直
方向のサンプル数）計数する間はＨレベルとなつ
ているから、この間にはＡ／Ｄ変換器１１のデー
タD1〜Doが出力される。カウンタ３４に出力が
あるとＤ−Ｆ／Ｆ３２がクリアされ、その出力
Q1をＬとすると共に、次の水平同期信号HDによ
つてＤ−Ｆ／Ｆ３３のQ2出力もＬレベルに反転
する。次に垂直同期信号VDが入力されると再び
単安定マルチバイブレータ３１がトリガされ、同
様な動作によつてアンドゲート３５の出力が０と
なり、再びＶ−ブランキング期間が形成される。
なお、Ｄ−Ｆ／Ｆ３３の出力Q2は、サンプリ
ング回路（図示せず）の禁止信号として利用する
ようにしてもよく、又感熱ヘツドの制御回路の禁
止信号として供給するようにしてもよい。
以上説明したように、この発明のプリンタにお
ける階調信号の発生回路は、Ａ／Ｄ変換器の出力
をROMのアドレス信号として入力し、ROMに
書き込まれているデータによつて階調信号に変換
してRAMに書き込み、感熱ヘツドをドライブす
るとき前記RAMに書き込まれたデータを各階調
毎に読み出して印字（印画）するようにしてある
ので、回路構成が簡単になり信類性が向上すると
同時に、ROMに書き込まれているデータを変え
ることによつて、γ−補正、log変換なども簡単
に行うことができるという利点を有するものであ
る。
【図面の簡単な説明】
第１図はサンプリング点を説明するTV画面
図、第２図は従来の階調信号発生回路のブロツク
図、第３図はこの発明の階調信号発生回路のブロ
ツク図、第４図は第３図の動作説明図、第５図は
ROMのデータ図、第６図は階調信号を読み出す
ためのブロツク図、第７図はＶ−ブランキングを
行うためのブロツク図、第８図は第７図の動作説
明図である。 図中、１１はＡ／Ｄ変換器、１２はクロツク信
号源、１３は第１のカウンタ、１４は固定メモリ
（ROM）、１５はEOCパルスを形成する第２のカ
ウンタ、１６は等速読み出しメモリ（RAM）、
２１は基準クロツク信号源、２２は第３のカウン
タを示す。

Claims (1)

  1. 【特許請求の範囲】 １ 第１のクロツク信号を計数し階調デイジタル
    信号を形成する第１のカウンタと、 デイジタル化された入力画像信号と前記階調デ
    イジタル信号とをアドレス信号としてヘツドへの
    通電時間を示す信号に対応するデータが読み出さ
    れる第１のメモリと、 前記第１のメモリから出力されたデータを順次
    画素に対応する番地に書き込み、第２のクロツク
    信号を計数する第２のカウンタによつて読み出さ
    れる第２のメモリとからなり、 前記第２のメモリには、画素に対応する番地に
    階調に対応したヘツドへの通電時間を示す信号が
    記憶されていることを特徴とするプリンタにおけ
    る階調信号発生回路。
JP57031709A 1982-03-02 1982-03-02 プリンタにおける階調信号発生回路 Granted JPS58150370A (ja)

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CA (1) CA1202521A (ja)
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