JPS5838069A - フアクシミリ装置の画信号修正回路 - Google Patents
フアクシミリ装置の画信号修正回路Info
- Publication number
- JPS5838069A JPS5838069A JP56136444A JP13644481A JPS5838069A JP S5838069 A JPS5838069 A JP S5838069A JP 56136444 A JP56136444 A JP 56136444A JP 13644481 A JP13644481 A JP 13644481A JP S5838069 A JPS5838069 A JP S5838069A
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- Japan
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- circuit
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- signal
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- output signal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はファタシ書り装置の画信号修正回路、轡に写真
の階調を白黒２値信号によ）一定間隔の網目状Ｏ画素の
白黒画積地で表現すゐ網点写真と一般の文字とを含む新
聞紙画情報管伝送するファクシミリ装置における画信号
修正回路Ｋｌｌする。
の階調を白黒２値信号によ）一定間隔の網目状Ｏ画素の
白黒画積地で表現すゐ網点写真と一般の文字とを含む新
聞紙画情報管伝送するファクシミリ装置における画信号
修正回路Ｋｌｌする。
従来、記録画線幅補正のためＯ画情号修正回路。
は新開戯画情報に含まれる文字部及び網点写真部に対し
て同一の修正を行なりており、受信記録画における記録
画線幅の補正を行なう場合に、文字記録部において適正
な画線幅を得るために入力信号の画素補正を行なうと、
網点写真１１に関しても同一の補正が行なわれるため受
信記録画として再現される網点写真について、写真全体
の淡炎に影響を与える可能性があり、また網点写真部の
みＫついて淡炎を調整することが出来表いという欠点が
参った。
て同一の修正を行なりており、受信記録画における記録
画線幅の補正を行なう場合に、文字記録部において適正
な画線幅を得るために入力信号の画素補正を行なうと、
網点写真１１に関しても同一の補正が行なわれるため受
信記録画として再現される網点写真について、写真全体
の淡炎に影響を与える可能性があり、また網点写真部の
みＫついて淡炎を調整することが出来表いという欠点が
参った。
本発明は以上の問題点を解消するために、従来Ｏ画信漫
修正回路に文字用画素補正回路と網点写真用画素補正回
路とを並列に設け、入力信号について網点検ａＳ回路に
よ如網点写真部を識別し、文字用画素補正回路出力と網
点写真用画素補正回路出力とｔ１遺選択路において網点
検出回路出力により選択し出力するものであ）、受信記
会画Ｋかいて文字１１に対する画素補正と網点写真１１
１に対する画素補正を個別Ｏ補正ｕ％にで行なうこと管
可能とする７アクシ之す装置Ｏ画信号修正回路を提供す
ることを目的とする。
修正回路に文字用画素補正回路と網点写真用画素補正回
路とを並列に設け、入力信号について網点検ａＳ回路に
よ如網点写真部を識別し、文字用画素補正回路出力と網
点写真用画素補正回路出力とｔ１遺選択路において網点
検出回路出力により選択し出力するものであ）、受信記
会画Ｋかいて文字１１に対する画素補正と網点写真１１
１に対する画素補正を個別Ｏ補正ｕ％にで行なうこと管
可能とする７アクシ之す装置Ｏ画信号修正回路を提供す
ることを目的とする。
本発明によると入力１号と該入力信号管所定時間だけ遅
砥させた信号とを入力とするアンドゲート回路、及びノ
アゲート回路と、該アントゲーＦａｍａｓ力及び腋ノア
ゲート回路出力信号により入力信号Ｏ周期性音検出する
検出回路と、該検出回路出力により並列に設けえ１組Ｏ
ｉｊ素補正回路０１回路を選択する選択回路とを含むこ
と’ｔｗ徴とするノアクシｌ装置の画信号修正回路が得
られる。
砥させた信号とを入力とするアンドゲート回路、及びノ
アゲート回路と、該アントゲーＦａｍａｓ力及び腋ノア
ゲート回路出力信号により入力信号Ｏ周期性音検出する
検出回路と、該検出回路出力により並列に設けえ１組Ｏ
ｉｊ素補正回路０１回路を選択する選択回路とを含むこ
と’ｔｗ徴とするノアクシｌ装置の画信号修正回路が得
られる。
以下、図面によりて本発明の一実施例ｔｌ！明する。
嬉１図は本発＠〇−実論例のブロック図、１１に２図は
そＯ中ｏｔｉ素補正回路及び選択回路Ｏブロック図で、
入力端子１に印加された入力画信号の１走査線上Ｋｓｉ
−いて網点周期間隔だけ離れた２画素の一致田方信号を
得るために入力両信号をシフトレジスタ回路３に入力し
入力端子’ＺＫ印加されたクロック信号により、所定の
網点周期間隔だけシフトさせた入力画信号と現在入力さ
れている画信号とをアンドゲート回路４に入力し黒一致
出力信号を得る。また同時に前記２つの信号をノアゲー
ト回路５に入力し白一致出力信号を得る。
そＯ中ｏｔｉ素補正回路及び選択回路Ｏブロック図で、
入力端子１に印加された入力画信号の１走査線上Ｋｓｉ
−いて網点周期間隔だけ離れた２画素の一致田方信号を
得るために入力両信号をシフトレジスタ回路３に入力し
入力端子’ＺＫ印加されたクロック信号により、所定の
網点周期間隔だけシフトさせた入力画信号と現在入力さ
れている画信号とをアンドゲート回路４に入力し黒一致
出力信号を得る。また同時に前記２つの信号をノアゲー
ト回路５に入力し白一致出力信号を得る。
雛３図においてＣが入力画信号であり、その拡大図ａと
クロック信号ｂｏ関係に′：）−では、入力画信号ａお
よびＣがディジタル信号で入力される場合にはｂがデー
タクロックであり、アナログ信号で入力される場合には
使用する網点周期間＠に同期するサンプリング周波数を
選ぶととくよりクロック信号すが求められる。ｄａ入入
力画信号管網点周期間隔ｐだけシフトレジスタ回路３に
より遅らせた波形である。
クロック信号ｂｏ関係に′：）−では、入力画信号ａお
よびＣがディジタル信号で入力される場合にはｂがデー
タクロックであり、アナログ信号で入力される場合には
使用する網点周期間＠に同期するサンプリング周波数を
選ぶととくよりクロック信号すが求められる。ｄａ入入
力画信号管網点周期間隔ｐだけシフトレジスタ回路３に
より遅らせた波形である。
またｅはアンドゲート回路４の出力波形、ｆはノアゲー
ト回路５の出力波形である。
ト回路５の出力波形である。
そして前記黒一致出力信号・Ｏ出力パルスの立上ヤにお
いて第１図の再トリガ可能単安定マルチバイブレータ回
路６を働かせ、その出力パルス幅は網点周期間隔ｐＯ３
／２倍の時間に選ぶ。また前記白一致出力ｆの出力パル
スの立上りにおいて再トリガ可能単安定マルチバイブレ
ータ回路７を働かせそｏｔ１５カパルス幅は網点周期１
ｅｌｌｐの３／！倚の時間に選ぶ。単安定マルチバイブ
レータ回路６出力信号と単安定マルチバイブレータ回路
７出力信号とをアンドゲート回路８に入力し、その田方
信号會得る。ｇは単安定マルチバイブレータ回路６の出
力波形、ｈは単安定マルチバイブレータ回路７の出力液
形である。
いて第１図の再トリガ可能単安定マルチバイブレータ回
路６を働かせ、その出力パルス幅は網点周期間隔ｐＯ３
／２倍の時間に選ぶ。また前記白一致出力ｆの出力パル
スの立上りにおいて再トリガ可能単安定マルチバイブレ
ータ回路７を働かせそｏｔ１５カパルス幅は網点周期１
ｅｌｌｐの３／！倚の時間に選ぶ。単安定マルチバイブ
レータ回路６出力信号と単安定マルチバイブレータ回路
７出力信号とをアンドゲート回路８に入力し、その田方
信号會得る。ｇは単安定マルチバイブレータ回路６の出
力波形、ｈは単安定マルチバイブレータ回路７の出力液
形である。
単安定！ルチバイブＶ−タ回路６及び７は再トリガ可能
であり、前記黒一致出力Ｃの出力パルスの立上抄が網点
周期ｐの３／ｚ倍の時間内に連続して単安定マルチバイ
ブレータ回路６に加えられる場合にその出力信号ｇはＨ
レベル状態を保ち、前記黒−歇出力・の出力パルスの文
上りが網点周期Ｐの３／２倍以上に時間間隔がある・時
点で単安定マルチバイブレータ回路ｓｏｍ力信号ｇがＬ
レベルとなる。前記白一致出力信号１０出力パルスれる
場合にはその損力信号りはＨレベル状態を保ち、網点周
期Ｐの３／２倍以上に時間間隔がある時点でその出力信
号りはＬレベルと表る。
であり、前記黒一致出力Ｃの出力パルスの立上抄が網点
周期ｐの３／ｚ倍の時間内に連続して単安定マルチバイ
ブレータ回路６に加えられる場合にその出力信号ｇはＨ
レベル状態を保ち、前記黒−歇出力・の出力パルスの文
上りが網点周期Ｐの３／２倍以上に時間間隔がある・時
点で単安定マルチバイブレータ回路ｓｏｍ力信号ｇがＬ
レベルとなる。前記白一致出力信号１０出力パルスれる
場合にはその損力信号りはＨレベル状態を保ち、網点周
期Ｐの３／２倍以上に時間間隔がある時点でその出力信
号りはＬレベルと表る。
単安定マルチバイブレータ回路６の出力信号ｇ及び単安
定マルチ回路７出力信号りがと−ＫＨレベル状態にある
時間だけアンドゲート回路８の出力信号ｉがＨレベルと
′＆砂、この出力信号１１力歩ンタ回路９のリセット入
力とし％またインバータ回路２４によりで反転された出
力信号をカウンタ回路１Ｇのリセット入力とする。アン
ドゲート回路８の出力信号ｌがＬレベルからＨレベルに
変化した時点よＩｎレベル會保うている時間管クロック
信号すでカウントし設定したクロック数Ｑｒカウントす
ると出力信号［ＩＩｉ生し、フリップフロップ回路１１
に入力されてフリップフロップ回路１１０出力信号ｔｔ
反転させる。
定マルチ回路７出力信号りがと−ＫＨレベル状態にある
時間だけアンドゲート回路８の出力信号ｉがＨレベルと
′＆砂、この出力信号１１力歩ンタ回路９のリセット入
力とし％またインバータ回路２４によりで反転された出
力信号をカウンタ回路１Ｇのリセット入力とする。アン
ドゲート回路８の出力信号ｌがＬレベルからＨレベルに
変化した時点よＩｎレベル會保うている時間管クロック
信号すでカウントし設定したクロック数Ｑｒカウントす
ると出力信号［ＩＩｉ生し、フリップフロップ回路１１
に入力されてフリップフロップ回路１１０出力信号ｔｔ
反転させる。
次に前記アｙドゲート回路８０出力信号ｌがＨレベルか
らＬレベルに変化した時点よ）Ｌレベルを保りている時
間をクロック信号すでカウントし設定したクーツク数ｒ
Ｙｒカウントすると出力信号にが発生しフリップフロッ
プ回路１１に入力されて前記出力信号ｊＫより反転した
出力信号ｔを再度反転させる。
らＬレベルに変化した時点よ）Ｌレベルを保りている時
間をクロック信号すでカウントし設定したクーツク数ｒ
Ｙｒカウントすると出力信号にが発生しフリップフロッ
プ回路１１に入力されて前記出力信号ｊＫより反転した
出力信号ｔを再度反転させる。
前記フリップフロップ回路１１の出力信号Ｌｔ網点検出
信号とし並列に設けた画素補正回路１３及び１４の各出
力信号管選択回路１５に入力し、文字用画素補正回路出
力信号と網点用画素補正回路出力信号とを選択する。網
点検出信号（第３図ｔ）が出力されるのはシフトレジス
タ回路３の出力信号（第３図ｄ）からカウンタ回路９お
よびＷにおいて設定クロック数Ｑおよびｒｔ−カウント
した時点であり、網点検出信号（第３図ｔ）と画素補正
回路１３および１４への入力信号とを対応させるためシ
フトレジスタ回路１２により設定クロック数Ｑだけ画素
（第３図ｄ）ｔシフトさせ、画素補正回路入力信号ｔｍ
を得る。
信号とし並列に設けた画素補正回路１３及び１４の各出
力信号管選択回路１５に入力し、文字用画素補正回路出
力信号と網点用画素補正回路出力信号とを選択する。網
点検出信号（第３図ｔ）が出力されるのはシフトレジス
タ回路３の出力信号（第３図ｄ）からカウンタ回路９お
よびＷにおいて設定クロック数Ｑおよびｒｔ−カウント
した時点であり、網点検出信号（第３図ｔ）と画素補正
回路１３および１４への入力信号とを対応させるためシ
フトレジスタ回路１２により設定クロック数Ｑだけ画素
（第３図ｄ）ｔシフトさせ、画素補正回路入力信号ｔｍ
を得る。
画素補正回路としては従来使用されている最小画素設定
回路、一部画素の付加回路及び一部画素の削除回路があ
るが、一実施例として最小画素設定回路を使用した場合
について説明する。
回路、一部画素の付加回路及び一部画素の削除回路があ
るが、一実施例として最小画素設定回路を使用した場合
について説明する。
第２図において画素補正回路入力信号（第３図ｍ）ｋ単
安定マルチバイブレータ回路１７に入力し！単安定マル
チバイブレータ回路の出力信号を最小画素に設定する。
安定マルチバイブレータ回路１７に入力し！単安定マル
チバイブレータ回路の出力信号を最小画素に設定する。
単安定マルチバイブレータ回路１７の出力信号とバッフ
ァ回路１８との出力信号をオアゲート回路１９に入力し
、文字部画素補正回路出力を得る。網点写真部画素補正
回路として回路構成は文字部画素補正回路と同一であり
単安定マルチバイブレータ回路２１の出力設定パルス幅
が異なるものとなる。また２２はバッファ、２３はオア
ゲート回路である。網点検出信号（第３図ｔ’ｔ Ｋよ
りデータセレクタ回路２０において前記文字用最小画素
設定出力信号と網点写真用最小画素出力信号とを選択し
画信号出力信号（第３図ｍ）會得る。
ァ回路１８との出力信号をオアゲート回路１９に入力し
、文字部画素補正回路出力を得る。網点写真部画素補正
回路として回路構成は文字部画素補正回路と同一であり
単安定マルチバイブレータ回路２１の出力設定パルス幅
が異なるものとなる。また２２はバッファ、２３はオア
ゲート回路である。網点検出信号（第３図ｔ’ｔ Ｋよ
りデータセレクタ回路２０において前記文字用最小画素
設定出力信号と網点写真用最小画素出力信号とを選択し
画信号出力信号（第３図ｍ）會得る。
以上説明した様に本発明によれば文字部と網点写真部を
含む新聞紙面情報を入力信号とする画信号修正回路にお
いて、受信記録画において必要とされる文字部の画線幅
補正と網点写真部の濃度調整を独立に行なうことを可能
とするもので網点写真部の再現性の向上に有効である。
含む新聞紙面情報を入力信号とする画信号修正回路にお
いて、受信記録画において必要とされる文字部の画線幅
補正と網点写真部の濃度調整を独立に行なうことを可能
とするもので網点写真部の再現性の向上に有効である。
第１図は本発明の一実施例のブロック図、第２図はこれ
に用いる画素補正回路の一例の系統図、纂３図はその各
部の動作波形図を示す。
に用いる画素補正回路の一例の系統図、纂３図はその各
部の動作波形図を示す。
Claims (1)
- 入力信号と皺入力信号を所定時間だけ遅延させた信号と
を入力とするアンドゲート回路、及びノアゲート回路と
、該アンドゲート回路出力及び該ノアゲート回路出力信
号によ〉入力信号０周期性を検出する検出回路と、該検
ａｓＷＡｓ出力により並列に設けた１ｆｆｉＯ画素補正
回路の１回路を選択する選択回路と會含むことｔ％黴と
するファクシンり装置の画信号修正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136444A JPS5838069A (ja) | 1981-08-31 | 1981-08-31 | フアクシミリ装置の画信号修正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136444A JPS5838069A (ja) | 1981-08-31 | 1981-08-31 | フアクシミリ装置の画信号修正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5838069A true JPS5838069A (ja) | 1983-03-05 |
Family
ID=15175252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136444A Pending JPS5838069A (ja) | 1981-08-31 | 1981-08-31 | フアクシミリ装置の画信号修正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5838069A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50140209A (ja) * | 1974-04-26 | 1975-11-10 | ||
| JPS5349935A (en) * | 1976-10-18 | 1978-05-06 | Nec Corp | Pulse duration decision circuit |
-
1981
- 1981-08-31 JP JP56136444A patent/JPS5838069A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50140209A (ja) * | 1974-04-26 | 1975-11-10 | ||
| JPS5349935A (en) * | 1976-10-18 | 1978-05-06 | Nec Corp | Pulse duration decision circuit |
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