JPS5924584B2 - 原稿読取方式 - Google Patents

Description

【発明の詳細な説明】 この発明はファクシミリ送信機等において、原稿をスキ
ャンして読取る装置に係り、特に原稿の副走査方向の読
取り精度を上げるための原稿読取方式に関する。

原稿を読取る方式の１つに、シングルスキャン方式があ
るが、これは１ラインにつき主走査を１回行なうもので
あり、主走査により得られた原稿読取り信号をそのまま
画信号として送出するものである。

第１図は１ライン毎に黒と白を繰返す最大副走査密度の
原稿パターンのシングルスキャンによる読取状態を示し
ている。第１図において、例１は黒と白の幅が同一で、
かつ原稿パターンと副走査サンプリングの位相が同期し
ている例であり、副走査方向の黒と白のパターンを見落
とすことなくサンプリングしている。例２は黒の幅がせ
まく白の幅が広くて、かつ位相がずれている例であり、
幅のせまい黒をサンプリングできずに見落してしまい、
副走査方向に全て白となつてしまう。また、例３は黒の
幅が広く白の幅がせまくて、かつ位相がずれている例で
あり、幅のせまい白をサンプリングできずに見落してし
まい、副走査方向に全て黒となつてしまう。以上の様に
黒白の繰返し密度の２倍の密度のサンプリングにより原
稿パターンを忠実に読取れるのは、位相が合つていると
きのみである。次に、複数回スキャン方式について説明
する。

これは１ライン内につき主走査を複数回行なつて原稿を
読取るものであり、複数回の読取信号を論理処理して１
ライン分の画信号として送出するものである。第２図は
１ライン内を２回スキャン（いわゆるダブルスキャン）
している例であり、従来はそれらの読取信号について単
純に黒のオアを取つたり、または単純に白のオアを取つ
たりして１ライン分の画信号としている。第２図は単純
に黒のオアを取つている例である。第２図におい、て、
例１のパターンでは、ライン１が黒、ライン２が白、ラ
イン３が黒、ライン４が白となり見落としがない、例２
のパターンでは、ライン１が白と黒をサンプリングして
いるので黒のオアを取るためライン１は黒となる。また
ライン２は白、ライン３はライン１と同様白と黒をサン
プリングしているため黒、ライン４は白となり細い黒の
見落としはない。しかし例３のパターンでは、ライン１
が黒、ライン２が黒と白をサンプリングしているため単
純に黒のオアが取られて黒の判定となる。またライン３
は黒、ライン４も上記ライン２のときと同様黒と判定さ
れ、細い白を見落としてしまい、副走査方向に全て黒と
なつてしまう。この様に複数の読取信号から単純に黒の
オアを取り、１ライン分の送画信号とする方式は、細い
黒の見落としはなくなるが、細い白を見落としてしまう
。

すなわち黒の拡張を行なう反面、白を縮少してしまう結
果となる。また単純に白のオアを取る場合はその逆とな
つてしまう。この様に従来の方式では種々の不都合が生
じていた。この発明は上記の点に鑑みてなされたもので
、１ラインあたり複数回の主走査を行なうとともに黒、
白の変化を検出し、変化有の位置（画素）については前
ラインで得た論理処理後の画信号の反転出力を用い、変
化無しの位置についてはそのラインの出力をそのまま用
いる様にし、幅のせまい黒あるいは白を見落とすことな
く高精度な読取りを行ない得、しかもノイズ等の影響を
受け難くして統一性のある画信号を得ることができる原
稿読取方式を提供することを目的とする。

以下この発明の一実施例を図面を参照して説明する。

まずこの発明の概要を説明する。この発明ぱ次に示す３
つの点を基本的な要件とする。すなわち、〔１〕 １ラ
インあたり複数回の主走査、つまり複数回スキヤンを行
なう。（２）主走査方向の各位置それぞれについて、副
走査方向１ライン間のサンプリング出力の変化の有無を
検出する。

つまり黒と白が混在しているか否かを検出する。（３）
現ラインの画信号を得る方法として、主走査方向の各位
置それぞれについて、副走査方向１ライン間のサンプリ
ング出力が、全部黒である位置については黒を採り、全
部白である位置については白を採り、また黒と白が混在
している位置については前ラインで得た論理処理後の画
信号の対応する位置の否定信号を採り、もつて１ライン
分の画信号とする。

という要件である。

次に第３図乃至第５図及び第６乃至第８図により具体的
に説明する。

第３図乃至第５図ぱ種々の原稿パターンに応じた読取り
状態を主走査方向のある位置Ｐについて模式的に示すも
ので、ここで示す原稿パターンは１ライン毎に黒と白を
繰返えす最大副走査密度の例であり、主走査は１ライン
あたり４回行なつている。また第６図は上記（１）乃至
（３）の要件を具体化するための回路を示すもので、第
７図ａ−１はその動作のタイミングを説明するためのタ
イムチヤート、第８図ａ〜１は第７図のライン１におけ
るスキヤン４のタイミングを拡大して示すタイムチヤー
トである。まず第６図によりその構成を説明する。

第６図にお℃・て、２０は変化検出回路、３０は全黒検
出回路、４０は論理変換回路、５０は画信号記憶回路で
ある。上記変化検出回路２０は上記したサンプリング出
力の変化を検出する回路で、Ｎ段シフトレジスタ２１（
以下メモリＡという）（Ｎは１ラインの画素数に対応）
、Ｎ段シフトレジスタ２２（以下メモリＢという゛）、
排他的論理和回路２３（以下ＥＸ−０Ｒ回路２３という
）、オア回路２４、アンド回路２５から構成される。

上記メモリＡのデータ入力端子Ｄには黒を゛１―白を゛
０゛とする読取り信号が供給され、クロツク入力端子Ｃ
Ｐにはゲート信号Ｇ１〜Ｇ４によつて出力制御される読
取りロツクが供給される。すなわち、第７図ｂに示す様
にライン１について４つのゲート信号Ｇ１〜Ｇ４が出力
され、この４つのゲート信号と読取りクロツクとをアン
ド回路６１でアンドを取り、このアンド出力がメモリＡ
のクロツク入力端子ＣＰに入力されるもので、上記４つ
のゲート信号Ｇ１〜Ｇ４はスキヤン１，２，３，４を行
なわせるタイミング信号であり、それぞれのゲート信号
が出るごとにＮ個の読取りロツクが出力され、この期間
で読取信号が得られる様になつている。この読取りロツ
クはメモリＢのクロツク入力端子ＣＰにも同様に入力さ
れている。そして、メモリＡの出力はＥＸ−０Ｒ回路２
３の一方の入力端に供給され、読取信号とのＥＸ−０Ｒ
がとられたのち、オア回路２４の一方の入力端に供給さ
れる。このオア回路２４の他方の入力端にはメモリＢの
出力が供給される。そして、このオア回路２４の出力は
アンド回路２５の一方の入力端に供給される。このアン
ド回路２５の他方の入力端には第７図ｆの様な上記ゲー
ト信号Ｇ１の反転信号Ｇ１が供給される。そして、この
アンド回路２５の出力はメモリＢのデータ入力端子Ｄに
供給されるとともに全黒検出回路３０、論理変換回路４
０に供給される。上記全黒検出回路３０はインバータ３
１、アンド回路３２により構成され、また論理変換回路
４０はインバータ４１、アンド回路４２、オア回路４３
により構成されており、上記アンド回路２５の出力よ全
黒検出回路３０においてはインバータ３１を介してアン
ド回路３２の一方の入力端に供給され、論理変換回路４
０においてはアンド回路４２の一方の入力端に供給され
る。

そして、これらアンド回路３２およびアンド回路４２の
他方の入力端にはそれぞれ上記読取信号およびインバー
タ４１の出力信号が供給され、これらアンド回路の出力
はオア回路４３の入力端に供給される。このオア回路４
３の出力は画信号記憶回路５０の入力となる。しかして
、上記全黒検出回路３０は各ビット（主走査方向の各位
置）それぞれについて副走査方向の１ライン間のサンプ
リングした信号が全部黒であることを検出するもので、
１ライン内の最終スキャンであるスキヤン４のタイミン
グの変化検出出力をインバータ３１で反転、つまり「変
化検出しなかつた」ということとスキヤン４における読
取信号が黒であるということとにより全黒の検出を行な
うものである。また、上記論理変換回路４０は、現ライ
ンの画信号を得るための論理変換を行なう回路であり、
スキヤン４のタイミングにおけるこの回路の論理出力が
現ラインの画信号となる。すなわちこの論理変換回路４
０の動作は、（１）変化検出出力が“Ｏ゛で全黒検出出
力が６１１のときは、この全黒検出出力がそのままオア
回路４３を通して出力される。つまり黒信号が出力され
る。（２）変化検出出力が“Ｏ゛で全黒検出出力が１０
゛のとき、これはいわば全白検出時であり、オア回路４
３の出力は６０−つまり白信号が出力される。（３）変
化検出出力が゛１゛のときは、画信号記憶回路５０の出
力をインバータ４１で否定した信号がアンド回路４２、
オア回路４３を通して出力される。つまり、後述するよ
うに画信号記憶回路５０は前ラインの画信号を記憶して
いるものであるが、この前ラインの画信号の否定信号が
現ラインの画信号として出力される。上記画信号記憶回
路５０はインバータ５１、アンド回路５２，５３、オア
回路５４、Ｎ段シフトレジスタ５５（以下メモリＣとい
う）から構成され、上記論理変換回路４０により得られ
た前ラインの画信号を一時記憶し、しかる後所定の速度
で読出すとともに再入力して、これを現ラインの論理変
換のタイミングまで記憶する機能を有する。すなわち、
第７図１に示す様なゲート送画信号がアンド回路５３の
一方の入力端に供給されるとともにインバータ５１を介
してアンド回路５２の一方の入力端に供給されるまた、
メモリＣのクロツク入力端ＣＰには第７図ｊに示す様に
ゲート送画信号によつてアンド回路６２でゲート制御さ
れる送画クロツクとゲート信号Ｇ４によつてアンド回路
６３でゲート制御される読取りクロツクとがオア回路６
４を介してそれぞれ所定のタイミングで与えられる。し
かして、送画クロツクのタイミングで読出された前ライ
ンの画信号はアンド回路５３を経て送出されるとともに
オア回路５４を介して再入力される。この再入力された
前ラインの画信号は、読取りクロツクのタイミングで再
び読出されて論理変換回路４０に供給され、この論理変
換回路で新たに得られる現ラインの画信号がメモリＣに
新たに記憶される。なお、上記ゲート送画信号は送画信
号を実際に外部に送出するタイミングを決める信号であ
り、送画クロツクはその送出速度を決める信号である。

つぎに、上記の如く構成された回路の全体の動作を説明
する。ライン１、ライン２・・・・・・・・・の各ライ
ンに対するそれぞれ４回のスキヤン時に、第７図ｂの如
くゲート信号Ｇ１〜Ｇ４がアンド回路６１に供給される
。このアンド回路６１で読取りロツクをゲートする結果
、各ゲート信号期間中にＮ個のクロツクが出力され、こ
れが順次メモリＡおよびメモリＢのクロツク入力端子Ｃ
Ｐに供給される。（第７図ｃ）このクロツクと同期して
、公知の手段で原稿が読取られ、各スキヤン毎に１ライ
ンの画素数に対応したＮ個の読取り信号が順次メモリＡ
のデータ入力端子Ｄに供給される。（第７図ａ）まず、
ライン１のスキヤン１におけるＮ個の読取り信号がメモ
リＡに順次供給され、メモリＡはこの読取り信号を上記
クロツクによつて読込むとともに、すでに読込んだもの
はこれを出力端子Ｑ側に順次シフトさせるというように
して、スキヤン１分についてのＮ個の読取り信号が記憶
されたとする。ついで、スキヤン２におけるＮ個の読取
り信号が供給されると、メモリＡはこれを新たに記憶す
るとともに、スキヤン１についての読収り信号を順次出
力する。このときメモリＡの入力側および出力側に現わ
れている読取信号頃主走査方向に関して同一位置につい
てのスキヤン２およびスキヤン１の読取信号である。（
第７図ｄ）。このそれぞれの読取信号がＥＸ−０Ｒ回路
２３に供給され、ＥＸ−０Ｒがとられる。（第７図ｅ）
。すなわち、主走査方向に関して同一位置についてのス
キヤン２およびスキヤン１の読取信号に変化があれば出
力゛１゛が得られ、変化がなければ出力ばＯ”である。
このようなＥＸ−０Ｒ出力が順次オア回路２４、アンド
回路２５を介してメモリＢのデータ入力端子Ｄに供給さ
れる。このメモリＢではＥＸ−０Ｒ出力に同期して供給
される上記クロツクにより、メモリＡの場合と同様にし
て、順次ＥＸ−０Ｒ出力を記憶していく。スキヤン３、
スキヤン４についても同様の動作がなされる。なお、ア
ンド回路２５に第７図ｆの如きゲート信号Ｇ１を供給す
るのは、スキヤン１のタイミングでは変化はあり得ない
ので、このときにメモリＢの内容をすべでＯ゛にするた
めである。またメモリＢの出力をオア回路２４、アンド
回路２５に帰還するのは、スキヤン１とスキヤン２の間
およびスキヤン２とスキヤン３の間での変化有情報を消
去してしまわないようにするためである。このことから
理解されるように、１ライン当り２回のスキャンしか行
なわない場合には、このメモリＢは不要となる。しかし
て、スキヤン４のタイミングにおいては、主走査方向に
関して同一位置についてのスキヤン１〜４間の変化の有
無を表わず１―゛Ｏ゛の信号がアンド回路２５から順次
Ｎ個出力されることになる。画信号記憶回路５０のメモ
リＣには前ラインつまりライン０の画信号が記憶されて
いるが上記スキヤン４のタイミングになると、ゲート信
号Ｇ４（第７図ｈ、第８図ｈ）でゲート制御された上記
読取りクロツクつまりＮ個のクロツク（第７図ｊ、第８
図ｊ）の供給によつてこれが順次読出される。

（第７図ｋ、第８図ｋ）。この前ラインの画信号、上記
アンド回路２５からの変化検出出力、およびスキヤン４
における読取り信号が全黒検出回路３０ならびに論理変
換回路４０に供給されると、前述の如く、この論理変法
回路４０のオア回路４３から現ラインつまりライン１の
画信号が出力される。この画信号は画信号記憶回路のア
ンド回路５２、オア回路５４を介して順次メモリＣのデ
ータ入力端子Ｄに供給され（第７図１、第８図１）、上
記前ラインの画信号の読出しと同時に新しく形成された
現ラインの画信号を書込んで記憶する。こうしてライン
１についての画信号が得られると、つづいてライン２、
ライン３・・・・・・・・・の画信号の形成に移るが、
その形成はライン１の場合と同じである。ここで、ライ
ン１の各スキヤンを行なつている時間に戻つて、メモリ
Ｃに記憶されている前ラインつまりライン０についての
画信号の図示しない他の信号処理回路への読出しについ
て説明する。

この読出しは、スキャン４のタイミング以外の所望のタ
イミング、例えば第７図１の如き前ラインのスキヤン４
のタイミングの後から現ラインのスキヤン４のタイミン
グの前まで出力されるゲート送画信号の時間中に行なわ
れる。このゲート送画信号と送画クロツクとがアンド回
路６２に供給されると、送画クロツクがゲート送画信号
によりゲートされた読取りクロツクより低速のＮ個のク
ロツクが得られ、このクロツクがメモリＣのクロツク入
力端子ＣＰに供給される。（第７図ｊ）。このクロツク
によつて前ラインのＮ個の画素に対応した画信号は順次
読出され、（第７図ｋ）、アンド回路５３を介して上記
他の信号処理回路へ送出される。このとき、この読出さ
れた画信号は、オア回路５４を介して帰還つまり再入力
され（第７図１）、前述のスキヤン４のタイミングにお
ける論理変換回路４０に対する読出しまでこれを記憶す
る。次に上記動作を第３図乃至第５図において主走査方
向に見たある位置Ｐに着目して説明する。

まず第３図について説明する。第３図は第１図及び第２
図で示した例１と同隊に黒と白の幅が同じ場合である。
上記位置Ｐは１ライン中の主走査方向に見た１〜Ｎ番目
のビツトの所定番目のビツトに対応する点であり、ライ
ン１における位置Ｐでは、黒・黒・黒・白という様に４
回のスキヤン１〜４による読取り信号に変化があるため
、この位置Ｐについては前ライン（ライン０）の対応す
る位置Ｐの反転出力をその点の画信号とする。すなわち
、ここでは前ラインの対応する位置Ｐの画信号は白と仮
定しているのでライン１の位置Ｐにおける画信号は黒と
なる。また、ライン２及びライン３の位置Ｐにおいても
共に変化有りのため、ライン２の位置Ｐにおける画信号
はライン１の位置Ｐにおける画信号の反転すなわち白、
ライン３の位置Ｐにおける画信号はライン２の位置Ｐに
おける画信号の反転すなわち黒となる。次に第４図につ
いて説明する。

第４図は第１図及び第２図で示した例２と同様に黒の幅
がせまく、白の幅が広い場合であり、この第４図の場合
も上記第３図と同様に主走査方向の位置Ｐについて副走
査方向の信号を見ると、ライン１はスキヤン１〜４がそ
れぞれ白・黒・黒・白となり変化有り、ライン２はスキ
ヤン１〜４が全て白で変化無し、ライン１〜４がそれぞ
れ白・黒・黒・白となり変化有りとなる。従つて、前記
同様ライン１の前ライン（ライン０）の対応する位置Ｐ
の画信号を白とすると、ライン１の位置Ｐは変化有りの
ため黒、ライン２の位置Ｐは全て白で変化無しのため前
ラインの画信号に関係なく白、ライン３の位置Ｐは変化
有りのためライン３における同一位置Ｐの白の否定すな
わち黒と判定される。この様に原稿パターン中に幅の狭
い黒があつてもそれを見落とすことなく忠実に画信号に
変換できる。また、第５図は第１図及び第２図の例３と
同様に黒の幅が広く、白の幅が狭い場合で、上記同様、
主走査方向の位置Ｐについて副走査方向の信号を見ると
、ライン１は全て黒、ライン２は黒・白・白・黒、ライ
ン３は全て黒となり、ライン１の位置Ｐは前ラインの画
信号と無関係に黒、ライン２の位置Ｐは変化有りのため
ライン１における同一位置Ｐの否定すなわち白、ライン
３の位置Ｐは前ラインの状態に無関係に黒と判定される
。

この様に原稿パターン中に幅の狭い白があつても、それ
を見落とすことなく忠実に画信号に変換できる。以上説
明した様にこの発明によれば、１つのラインにおいて複
数回のスキヤンを行なつて黒、白の信号を検出し、１ラ
イン中で上記信号変化の有無を検出して、変化有りのと
きは現ラインの画信号として前ラインで得た論理処理後
の画信号の否定出力を用い、変化無しのときは現ライン
の送画信号としてそのラインの読取り信号をそのまま用
いる様にしたので、副走査方向に対して幅の狭い黒並び
に白を見落すことがなく、忠実に画信号に変換でき、こ
れにより副走査方向の白抜けが確実に解消され、原稿の
副走査方向の読取り品質を大きく向上させることができ
るものである。また本発明であれば、画素レベルに変化
が生じた場合の画信号レベルの決定を、前ラインで得た
論理処理後の画信号の否定出力としているので、例えば
前ラインの各主走査出力のうちの１つの主走査出力に着
目して画信号レベルを決定する場合に比べて、ノイズ等
の影響を受け難く、この結果統一性の高い画信号を得る
ことができる。

【図面の簡単な説明】

第１図は従来のシングルスキヤンによる副走査方向の読
取り例を示す図、第２図は従来のダブルスキャンによる
副走査方向の読取り例を示す図、第３図〜第５図はそれ
ぞれ本発明の一実施例による副走査方向の読取り例を示
す図、第６図は同実施例の回路構成図、第７図は同実施
例の動作を説明するためのタイムチヤート、第８図は第
７図を部分的に詳細に示すタイムチヤートである。 ２０・・・・・・変化検出回路、３０・・・・・・全黒
検出回路、４０・・・・・・論理変換回路、５０・・・
・・・画信号記憶回路。

Claims (1)

【特許請求の範囲】
1. １ 原稿の１ライン内を一定量ずつ副走査方向にステッ
   プする毎に該１ライン内の異なる位置を主走査して得ら
   れた各主走査毎の画素化出力を論理処理して１ライン分
   の画信号となすものにおいて、現ライン内における主走
   査方向の各画素位置をそれぞれについて副走査方向にみ
   た上記複数の画素化出力に変化が有るか否かを検出する
   変化検出回路と、現ライン内の直前のライン内で得た論
   理処理後の１ライン分の画信号を記憶する画信号記憶回
   路とを備え、上記現ライン内における画素化出力に変化
   が有る位置については上記画信号記憶回路に記憶した画
   信号の対応する位置の画素の否定出力を採り、かつ画素
   化出力に変化が無い位置についてはその画素化出力をそ
   のまま採つて現ラインの画信号とすることを特徴とした
   原稿読取方式。