JPH0368294A - ビデオホンシステム - Google Patents

ビデオホンシステム

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JPH0368294A
JPH0368294A JP2138652A JP13865290A JPH0368294A JP H0368294 A JPH0368294 A JP H0368294A JP 2138652 A JP2138652 A JP 2138652A JP 13865290 A JP13865290 A JP 13865290A JP H0368294 A JPH0368294 A JP H0368294A
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image
bus
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JP2138652A
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Jong S Lee
ヨン　スー　リー
Oh W Kwon
オー　ウーク　クオン
Joo H Jeong
ヨー　ホン　ジュン
Ji H Kim
イ　ホン　キム
Myoung H Lee
ミョン　ホリー
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KOREA TELECOMMUN AUTHORITY
Electronics and Telecommunications Research Institute ETRI
Original Assignee
KOREA TELECOMMUN AUTHORITY
Electronics and Telecommunications Research Institute ETRI
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は狭帯域ディジタル網において用いられるビデオ
ホン　システムに係るもので、特に影像符号及び復号化
部分にディジタル信号処理（ＤＳＰ）チップを処理要素
として用いることにより、性能を改善したビデオホン　
システムに関する。
〔従来の技術〕
狭帯域ディジタル網におけるビデオホンサービスは、広
帯域影像情報の圧縮符号化が要求され、影像情報の圧縮
符号化は高速の影像情報処理が要望されている。これに
対する従来のハードウェア構造は大きく二種に大別され
る。
第一は、影像符号化アリゴリズムを全て一般直接回路で
具現するものであり、第二は、多数のディジタル信号処
理チップを利用して、ディジタル信号処理ソフトウェア
で影像符号方法を具現するものである。前者の場合、符
号化アリゴリズムが変わる場合にハードウェア自体が変
更されなければならなく、それに因るハードウェアの設
計が複雑になる。後者の場合、上記の短点等が解消され
る反面、ビデオホン　システムの最大性能がディジタル
信号処理チップ自体の性能、ビデオホン内の各モジュー
ル間のデータ通信量、通信方法及びバス構造等により大
いに影響を受ける。このようなハードウェア構造の例と
して第１図に示されているビデオホン　システムを参照
することにする。
第１図のシステムはドイツのＡＥＧ社により開発された
ものである。第１図において、１０はホストＣＰＵを、
１１はＶＭＥバスを、１２はフレームメモリ部を、１３
はアナログデジタル信号プロセッサＡＤＳＰを、１４は
ＤＲＡＭメモリ部を、１５はメモリバスを、１６はビデ
オバスを、１７はＡ／Ｄコンバーターを、１８はＤ／Ａ
コンバーターを夫々示す。このような構造においては、
多数のＡＤＳＰ　１３の夫々がＤＲＡＭメモリ部１４を
含んでおり、フレームメモリ部１２との情報交換のため
にメモリバス１５を共通に利用しなければならなく、ホ
ストＣＰＵｌ０との通信のためにＶＭＥバス１１を共通
に利用しなければならないため、バス衝突のおそれが多
く、従って効率の低下をもたらした。
〔本発明が解決しようとする課題〕
本発明が解決しようとする課題は、上記のような問題点
等を解決するために、ディジタル信号処理（ＤＳＰ）を
用いた新しいビデオホン　システムハードウェア構造に
おいて、ビデオホン　システムの各モジュール間に通信
及び同期を容易にし、特に影像符号化する部分にはパイ
プラインを採択することにより、ビデオホンの性能を改
善させることにある。
〔課題を解決するための手段〕
狭帯域ディジタル網と接続するための網接続手段、上記
網接続手段に連結されたＶＭＥバスとイメージバス、カ
メラ、ＴＶモニター、上記カメラと上記ＴＶモニターと
上記ＶＭＥバスに連結されたＡ／Ｄ及びＤ／Ａコンバー
ター、上記Ａ／Ｄ及びＤ／Ａコンバーターと上記イメー
ジバスに連結されたフレームメモリ手段をもってビデオ
ホンシステムを提供するためのビデオホン　システムに
おいて、 本発明のビデオホン　システムは、ＤＳＰモジュール、
上記ＤＳＰモジュールに連結されたローカルメモリモジ
ュール、上記ＤＳＰモジュールと上記ローカルメモリモ
ジュールに連結されたＦＩＦ○メモリモジュールとイメ
ージインターフェイスモジュールを含んでいる処理要素
を多数具備しており、上記処理要素等間の相互通信はパ
イプライン構造によりなされるように構成し、上記夫々
の処理要素は上記イメージバスに連結されたソースコブ
ツク手段、及び 上記ＶＭＥバスと上記イメージバスに連結されて上記処
理要素等間の同期及び通信のためにメツセージ保管機能
を遂行する共通メリモ手段を更に具備していることを特
徴とする。
〔実施例〕
以下、図面を参照して本発明の１実施例を詳細に説明す
る。
第２図は、本発明のｌ実施例におけるハードウェア構造
図であって、２１はＶＭＥバス、２２はＡ／Ｄ及びＤ／
Ａコンバーター、２３はフレームメモリ部、２４は共通
メモリ部、２５はソースコデック部、２６はＴ　Ｘ　／
　ＲＸハソファ、２７は網接続部、２８はイメージハス
を夫々示す。
ＶＭＥハス２１は各モジュール間の制御通信及び同期機
能のためのシステムハスとして用いられ、Ａ／Ｄ及びＤ
／Ａコンバーター２２はＮＴＳＣ信号や性分信号を低帯
域フィルタリング、色信号分離、挿入、除去等の過程を
経てＣＣＩＴＴ標準影像フォーマソトに変換する機能及
びその逆変換機能を遂行する。Ａ／Ｄ及びＤ／Ａコンバ
ーター２２とフレームメモリ部２３との接続は水平・垂
直同期信号、データ有効時間表示信号、クロック信号、
８ビツトの明暗情報信号及び８ビツトの第１、第２色差
信号によりなされ、データの移動はこのような信号等に
より同時になされる。フレームメモリ部２３はＡ／Ｄ及
びＤ／Ａコンバーター２２と連結されて変換された影像
情報を貯蔵する役割をする。
共通メモリ部２４はシステムバスとして用いられたＶＭ
Ｅハス２１とイメージバス２８の間に位置して、処理要
素（ＰＥ）とホス１−ＣＰＵの間、又は処理要素（Ｐ　
Ｅ）と処理要素（ＰＥ）の間の通信のためのメソセージ
保管場所として用いられ、影像復号化及び符号化処理要
素（ＰＥ）間の同期及び全体システム制御器との通信等
を効率的に遂行させる。多数の処理要素（ＰＥＩ・・・
・・・ＰＥＮ）からなるソースコデック部２５は共通メ
モリ部２４及びイメージバス２８と連結されて、Ａ／Ｄ
及びＤ／Ａコンバーター２２で変換された入力影像を影
像圧縮アリゴリズムを利用して影像情報を減縮する役割
をし、　ＴＸ／ＲＸバッファ２６はＶＭＥバス２１やイ
メージバス２８からソースコブツク部２５でＸ縮された
影像情報や網接続部２７で得られる影像データを一時貯
蔵する機能を遂行する。
ここで、網接続部２７との接続はシリアル接続規椙が用
いられる。網接続部２７は符号化された影像データを誤
謬を訂正した後に影像信号と音臀信号及び音瞥データを
総合して総合情報通信網（ＩＳＤＮ）に接続させるため
に、フレーム構造を作ってくれる機能とその逆機能を遂
行する。そして、高速の影像データ移動に用いられるイ
メージバス２８は、フレームメモリ部２３の？、ｌデー
タを８ビソトずつ移し、各処理要素等間のバス要求及び
仲裁機能を有する。
ソースコデック部２５を構成している処理要素等は、デ
ィジタル信号処理チップを内蔵するモジュールであって
、影像符号化機能を分けてその一部を担当して処理し、
入力データはフレームメモリ部２３、共通メモリ部２４
、又はパイプラインを通して隣接処理要素から入力され
、その処理結果はパイプラインを通じて次の隣接処理要
素に伝達され、又は共通メモリ部２４を通じて隣接して
いない処理要素に伝送され、減縮された最終の影像情報
はＴＸバソファ２６へ送られて、網接続部２７に伝達さ
れる。影像復号化機能を遂行するときは、ＲＸバッファ
２６からの入力を処理して、最終の復号化された影像を
フレームメモリ部２３に伝達するようになる。
第３図は処理要素間の同期及びイメージバス２８使用権
限賦与方式図である。先ず、ホストＣＰＵでソースコブ
ツク部２５内にある処理要素（ＰＥＩ）に対するフラグ
をセットして、始信号を与えば、処理要素（ＰＥＩ）は
必要なデータをイメージハス２８と共通メモリ部２４を
通して取得した後、処理要素（ＰＥＩ）自身に対するフ
ラグはりセントし、次の順序の処理要素（任意に処理要
素（ＰＥ２）と仮定）に対するフラグをセットする。そ
の後、処理要素（ＰＥＩ）は自己に与えられた任務を遂
行し、それが終れば自己に対するフラグがセットされる
まで待つ。処理要素（ＰＥ２）は処理要素（ＰＥ２）に
対するフラグがセー／　）されれば、処理要素（ＰＥＩ
）と同様の動作をして処理要素（ＰＥ３）に対するフラ
グをセントする。このような方式で処理要素（ＰＥＮ）
まで到達すれば、処理要素（ＰＥＮ）は更に処理要素（
ＰＥＩ）に対するプラグをセットして動作が連続的にな
される。この際、各処理要素に対するデータの移動は、
与えられた時間内に一度になされる。即ち、自己順序に
至ったとき、入力データと以前のバス許容期間に処理さ
れた結果のデータを一度に移動する。
第４図は共通メモリ部２４のハードウェア構造図である
。本実施例において、共通メモリ部２４は４ＫＸ１６ビ
ツトジユアルポ一トＳＲＡＭ（ＤＰＳＲＡＭ）で構成し
た。共通メモリ部２４はＶＭＥバス２１とは２４ビツト
のアドレスと１６ビツトのデータ線により連結され、ソ
ースコブツク部２５とは１６ビツトのアドレスと１２ビ
ツトのデータ線により連結される。
第５図はフレームメモリ部２３のハードウェア構造図で
ある。本実施例において、フレームメモリ部２３は二つ
の４８Ｋｂｙｔｅメモリバンク５３．５４、スイッチ５
２、及びアドレス発生器５１から構成される。二つのメ
モリバンク５３．５４はスイッチ５２によりＡ／Ｄ及び
Ｄ／Ａコンバーター２２とイメージバス２８に専用とし
て接続され、Ａ、　／　Ｄ及びＤ／Ａコンバーター２２
とソースコデック部２５が互いに独立してフレームメモ
リの１バンクをアクセスすることができるようにする。
第６図はソースコデック部２５の処理要素のハードウェ
ア構造図である。本実施例において、ソースコブツク部
２５の処理要素はＤＳＰモジｊ、−ル６１、上記ＤＳＰ
モジュール６１に連結されたローカルメモリモジュール
６２、上記ＤＳＰモジュール６１とローカルメモリモジ
ュール６２に連結されたイメージバスインターフェイス
モジュール６３とＦＩＦＯメモリモジュール６４で構成
されており、上記処理要素等間の相互通信はパイプライ
ンによりなされるように構成し、上記処理要素はイメー
ジインターフェイスモジュール６３を通じてイメージバ
ス２８に連結されている。
ＤＳＰモジュール６１はビデオ情報圧縮のためのアルゴ
リズムを遂行すると共に、イメージハス２８及びＦＩＦ
Ｏメモリモジュール６４を通じたデータ及び制御信号の
移動を制御する。
ローカルメモリモジュール６２はＭＥＭ＃１、ＭＥＭ＃
２、ＭＥＭ＃３の３部分で構成されている。このうちの
１部分はビデオ情報圧縮アルゴリズムのプログラムを貯
蔵し、残りの２部分はプログラム遂行に必要な各種のデ
ータを貯蔵する。
イメージバスインターフェイスモジュール６３はイメー
ジバスＲｅｑ／Ｒｅ１（要素／解除）とアドレス／デー
タバッファで構成されている。イメージバスＲｅＱ／Ｒ
ｅｌはＤＳＰモジュールがイメージバスをアクセスしよ
うとするとき、各モジュールのディジチェーン構造を有
するようにするために用いられ、アドレス／データバッ
ファはイメージバスに接続された多数のＤＳＰモジュー
ルのアドレス及びデータが互いに衝突しないようにする
ために用いられる緩衝装置である。
ＦＩＦ○メモリモジュール６４はフラグ（ｆｌ、ａｇ）
回路とＦｒＦ○メモリで構成されている。フラグ回路は
ＤＳＰモジュール等がパイプライン構造を有するとき、
隣接したモジュール間のデータ流れをなだらかにするた
めのフラグ等を構成されている。ＦＩＦＯメモリは互い
に隣接したＤＳＰモジュール等間にパイプライン構造が
形成されるようにするためのメモリである。
第７図はフラグ回路の詳細回路図であって、本実施例に
おけるフラグ回路はデコーダ７１　（例えば、７４Ｆ１
３８）、選択スイッチ７２　（例えば、７４Ｆ２４４）
、及び二つのＤフリソブフロソブ７３．７３　（例えば
、７４Ｆ７４）で構成される。
フラグ信号１及び２は一つのモジュールにパイプライン
構造上の右側（次）モジュールがフラグ信号２を送れば
、上記ＤＳＰモジュールは上記フラグ信号２をフラグ信
号として受は入れて、モジュール内部のフリップフロッ
プを駆動させ、これは更に上記ＤＳＰモジュール（左側
）に新しいデータを送ることを知らせる信号である。
フラグ信号３及び４は一つのＤＳＰモジュールがパイプ
ライン構造上の次（右側）のモジュールにデータを送っ
た後、これを知らせるための信号である。即ち、上記フ
ラグ信号４により次（右側）のモジュールのフリップフ
ロップは駆動される。
第７図のフラグ回路において、デコーダ７１は上記ＤＳ
Ｐモジュール６１に連結されており、Ｄフリップフロソ
プ等７３．７４はそのクロ１．り重子を通じて他の処理
要素に連結されており、選択スイッチ７２は上記Ｄフリ
ップフロップの出力中一つの出力を上記ＤＳＰモジュー
ル６１に送ることができるように上記第１及び第２Ｄフ
リソブフロノブ７３．７４とＤＳＰモジュール６１と上
記デコーダ７１に連結される。
〔発明の効果〕
本発明は次のような効果を有する。
第一、ソフトウェアの作成及び変更により影像符号／復
号化機能の実現及び性能を向上させることができる。
第二、専用チップを用いる場合、全体ハードウェア構造
の変更なく処理要素の置換のみでもシステムが構成され
、ビデオホン性能の向上も可能である。
第三、処理要素間にパイプラインを採択することにより
、バスの負荷を減らすことができる。
第四、共通メモリ部内のフラグ操作により処理要素間の
同期を合わせることにより、同期問題を簡単に解決する
ことができる。
【図面の簡単な説明】
第１図は従来のビデオホン　システムの構成図、第２図
は本発明の１実施例の構成図、 第３図は処理要素等間の同期及びイメージバス使用権限
賦与方式図、 第４図は本発明の共通メモリ部の構成図、第５図は本発
明のフレームメモリ部の構成図、第６図は本発明のソー
スコブツク部の構成図、第７図は本発明のフラグ回路の
構成図である。 〈主要部分の符号の説明〉 ２１　：　ＶＭＥバス ２２　：　Ａ／Ｄ及びＤ／Ａコンバーター２３：フレー
ムメモリ部 ２４：共通メモリ部 ２５：ソースコブツク部 ２６：ＴＸ／ＲＸバッファ部 ２７：￥Ｌ１４接続部 ２日：イメージバス ＩＯ−３

Claims (1)

  1. 【特許請求の範囲】 １、狭帯域ディジタル網と接続するための網接続手段、
    上記網接続手段に連結されたＶＭＥバス（Ｂｕｓ）とイ
    メージバス、カメラ、ＴＶモニター、上記カメラと上記
    ＴＶモニターと上記ＶＭＥバスに連結されたＡ／Ｄ及び
    Ｄ／Ａコンバーター、上記Ａ／Ｄ及びＤ／Ａコンバータ
    ーと上記イメージバスに連結されたフレームメモリ手段
    をもってビデオホンサービスを提供するためのビデオホ
    ンシステム において、 デジタル信号プロセッサ（ＤＳＰ）モジュ ール、上記ＤＳＰモジュールに連結されたローカルメモ
    リモジュール、上記ＤＳＰモジュールと上記ローカルメ
    モリモジュールに連結されたＦＩＦＯメモリモジュール
    とイメージインターフェイスモジュールを含んでいる処
    理要素を多数具備しており、上記処理要素等間の相互通
    信をパイプライン構造によりなされるように構成し、上
    記夫々の処理要素は上記イメージバスに連結されたソー
    スコデック手段、及び 上記ＶＭＥバスと上記イメージバスに連結 されて、上記処理要素等間の同期及び通信のためにメッ
    セージ保管機能を遂行する共通メリモ手段を更に具備し
    ていることを特徴とするビデオホンシステム。 ２、上記ＦＩＦＯメモリモジュールは、上記ＤＳＰモジ
    ュールに連結されたディコーダー、クロック単子を通じ
    て他の処理要素に連結された第１及び第２Ｄフリップフ
    ロップ、及び上記第１及び第２Ｄフリップフロップの出
    力中一つの出力を上記ＤＳＰモジュールへ送ることがで
    きるよう上記第１及び第２Ｄフリップフロップと上記Ｄ
    ＳＰモジュールと上記ディコーダーに連結された選択ス
    イッチを具備していることを特徴とする請求項第１項記
    載のビデオホンシステム。
JP2138652A 1989-05-30 1990-05-30 ビデオホンシステム Pending JPH0368294A (ja)

Applications Claiming Priority (2)

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KR7234 1989-05-30
KR1019890007234A KR920007920B1 (ko) 1989-05-30 1989-05-30 비디오폰 시스템

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JPH0368294A true JPH0368294A (ja) 1991-03-25

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ID=19286569

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JP2138652A Pending JPH0368294A (ja) 1989-05-30 1990-05-30 ビデオホンシステム

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JP (1) JPH0368294A (ja)
KR (1) KR920007920B1 (ja)

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