JP2002335466A - 例えばビデオデコーダであるビデオ装置及びこのような装置内でのメモリ制御のためのプロセス - Google Patents

例えばビデオデコーダであるビデオ装置及びこのような装置内でのメモリ制御のためのプロセス

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JP2002335466A JP2002064255A JP2002064255A JP2002335466A JP 2002335466 A JP2002335466 A JP 2002335466A JP 2002064255 A JP2002064255 A JP 2002064255A JP 2002064255 A JP2002064255 A JP 2002064255A JP 2002335466 A JP2002335466 A JP 2002335466A
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Abstract

(57)【要約】 【課題】 本発明の課題は、デコーダ回路とメモリサイ
ズが低減されたメモリアーキテクチャを有するＯＳＤ回
路とを備えたビデオ装置を提供すること、ならびに、ビ
デオ装置の操作モードに従ってこのメモリアーキテクチ
ャを制御するプロセスを提供することである。 【解決手段】 上記課題は、本発明により、内部バス上
に第１メモリを有し、かつメインバスを介してＯＳＤ回
路及び第２メモリにリンクされたディジタルデコーダを
備えたビデオ装置が、第１メモリと第２メモリの間のＤ
ＭＡ転送を実現するための手段を有するように、ビデオ
装置を構成することで解決される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はビデオ装置、特にビ
デオデコーダとこのような装置を制御するためのプロセ
スに関する。
【０００２】
【従来の技術】ディスプレイによって使用されるビデオ
信号、例えばＣＶＢＳ信号またはＲＧＢ信号をビデオデ
ィジタルストリームから発生させるために、ビデオ装置
にデコーダ回路、例えばＭＰＥＧデコーダを設けること
は公知である。このようなデコーダ回路は、処理された
データを保存するため、例えばＭＰＥＧストリームの圧
縮解除をするために、いわゆるビデオＲＡＭ（ランダム
アクセスメモリ）を使用する。
【０００３】一般的に、ビデオ装置はＯＳＤ回路（ＯＳ
ＤはOn-Screen Displayを表す）も有しており、このＯ
ＳＤ回路によって、デコーダ回路によって出力されたビ
デオシーケンスに重ねるべきイメージが生成されディス
プレイに送信される。これらのイメージはしばしばグラ
フィックスを伴ったメニューである。
【０００４】ＯＳＤ回路はまたグラフィックス、すなわ
ちＯＳＤイメージを生成し処理するためのＲＡＭも必要
とする。
【０００５】
【発明が解決しようとする課題】本発明の課題は、デコ
ーダ回路と、メモリサイズが低減されたメモリアーキテ
クチャを有するＯＳＤ回路とを備えたビデオ装置を提供
すること、ならびに、ビデオ装置の操作モードに従って
このメモリアーキテクチャを制御するプロセスを提供す
ることである。
【０００６】
【課題を解決するための手段】上記課題は、本発明によ
り、内部バス上に第１メモリを有し、かつメインバスを
介してＯＳＤ回路及び第２メモリにリンクされたディジ
タルデコーダを備えたビデオ装置が、第１メモリと第２
メモリの間のＤＭＡ転送を実現するための手段を有する
ように、ビデオ装置を構成することで解決される。
【０００７】また、上記課題は、本発明により、内部バ
ス上に第１メモリを有し、かつメインバスを介してＯＳ
Ｄ回路及び第２メモリにリンクされたディジタルデコー
ダを備えたビデオ装置を制御するためのプロセスが、デ
ィジタルデコーダを介して第１メモリと第２メモリの間
でＤＭＡ転送を実現するステップを有するようにするこ
とで解決される。
【０００８】
【発明の実施の形態】本発明は、内部バス上に第１メモ
リを有し、かつメインバスを介してＯＳＤ回路及び第２
メモリにリンクされたディジタルデコーダを備えたビデ
オ装置を提供する。このビデオ装置は、第１メモリと第
２メモリの間のＤＭＡ転送を実現するための手段を有し
ている。
【０００９】有利には、ＣＰＵがメインバスに接続され
ており、第２メモリはこのＣＰＵによって使用される。
第１メモリをビデオＲＡＭとし、第２メモリをＣＰＵ
ＲＡＭとしてもよい。
【００１０】可能な実施形態では、ディジタルデコーダ
はディジタルフロントエンドに接続されている。
【００１１】本発明はまた、内部バス上に第１メモリを
有し、かつメインバスを介してＯＳＤ回路及び第２メモ
リにリンクされたディジタルデコーダを備えたビデオ装
置を制御するためのプロセスを提供する。このプロセス
は、前記ディジタルデコーダを介して第１メモリと第２
メモリの間でＤＭＡ転送を実現するステップを有してい
る。
【００１２】以下のステップが企図されている：第２メ
モリ内の所定サイズを超えるサイズを使用するための要
求をＯＳＤ回路に対して発するステップ、第２メモリか
ら第１メモリへのＤＭＡ転送を実現するステップ。
【００１３】さらに以下のステップも可能である。
【００１４】第１メモリ内のデータを使用するための要
求をＯＳＤ回路に対して発するステップ、ＤＭＡ転送を
介して第２メモリから第１メモリへデータをコピーする
ステップ、第１メモリから第２メモリへの要求されたデ
ータのＤＭＡ転送を実現するステップ。
【００１５】次に、本発明によるビデオ装置を示す図１
を参照して本発明を説明する。図１のビデオ装置は衛星
デコーダ２である。本発明の理解に必要な部分だけが図
示されている。
【００１６】
【実施例】アンテナ３は衛星からの少なくとも１つのビ
デオシーケンスを表す信号を受信する。デコーダ２の入
力ピンはアンテナ３によって転送された信号を受信し、
それを特に同調器と復調器とを含むディジタルフロント
エンドに転送する。ディジタルフロントエンドはアンテ
ナ信号からＭＰＥＧストリームを生成し、このＭＰＥＧ
ストリームはＭＰＥＧデコーダ６によってＣＶＢＳ信号
に変換される。このＭＰＥＧストリームを圧縮解除する
ために、ＭＰＥＧデコーダ６はデータバスを介してビデ
オＲＡＭ８に接続されている。
【００１７】他方で、衛星デコーダ２もＯＳＤ回路１２
を有しており、ＯＳＤ回路１２は、ＣＰＵ１４からの命
令を受けて、ＣＶＢＳ信号に重ねるべきイメージ（以
降、グラフィクスとも称する）を生成する。表示すべき
グラフィクスは、いつグラフィクスの点を表示するべき
かを指示する高速ブランキング信号ＦＢとともにＳｃａ
ｒｔコネクタでＲＧＢに符号化される。
【００１８】ＣＰＵ１４とＯＳＤ回路１２は、ＣＰＵ
ＲＡＭ１０と称するＲＡＭをコモンデータバス１６を介
して共用している。ＭＰＥＧデコーダ６もこのコモンバ
ス１６に接続されている。
【００１９】ビデオＲＡＭ８とＣＰＵ ＲＡＭ１０は、
ＤＭＡ（ＤＭＡはDirect Memory Accessを表す）によっ
て、コモンバス１６上でＭＰＥＧデコーダ６を通してデ
ータを交換することができる。しかしながら、ビデオＲ
ＡＭ８はＣＰＵ１４から直接アクセスされないことに注
意すべきである。
【００２０】システムは、コンフィギュレーション（操
作モード）に応じて、ＯＳＤが使用できる３つの異なる
メモリサイズを扱わなければならない。
【００２１】コンフィギュレーション１：ビデオの表示 動画を表示するときは、ＯＳＤが使用できる所望のＲＡ
Ｍ最小サイズは、ＣＬＵＴ４（１ピクセル＝４ビットの
Colour Lock-Up Table）モードで２６２１４４ピクセル
を記憶できるべきである。これは１３１０７２バイトの
メモリ空間を必要とする。
【００２２】コンフィギュレーション２：静止画の表示 静止画を表示するときは、ＯＳＤが使用できるＲＡＭサ
イズは、ＣＬＵＴ４モードで９９６１４８ピクセルまで
拡張可能である。これは４４８０７４バイトのメモリ空
間を必要とする。
【００２３】コンフィギュレーション３：ビデオの表示
も静止画の表示もなし 動画も静止画も表示しないときは、有利にはすべてのビ
デオＲＡＭがＯＳＤにとって使用可能となる。これはお
よそ１．９ＭＢのメモリ空間を表す。
【００２４】ＣＰＵ ＲＡＭ１０は２ＭＢ（メガバイ
ト）の容量を有している。
【００２５】ソフトウェアは、スケジューラが開始され
るまで、ＣＰＵ ＲＡＭ１０内の１．２５ＭＢを占有す
る。その際、７５０ＫＢがシステムとＯＳＤバッファプ
ールのために残される。ソフトウェアのしっかりとした
効率的な動作を保証するには、１５０ＫＢのシステムプ
ールで十分である。そして、ＣＰＵ ＲＡＭ１０内のほ
ぼ６００ＫＢがＯＳＤプールのために残される。ビデオ
が実行されているときは（コンフィギュレーション
１）、ビデオＲＡＭ８内に１１２ＫＢの空きメモリ空間
が得られる。コンフィギュレーション２では、ビデオＲ
ＡＭ８内に４５７ＫＢの使用可能メモリが残され、一
方、ビデオも静止画も実行されていないときは（コンフ
ィギュレーション３）、ビデオＲＡＭ８のほぼ全部、お
よそ１．９ＭＢが使用可能となる。コンフィギュレーシ
ョン１及び２では、上記所望のＯＳＤサイズをカバーす
るには、ＣＰＵ ＲＡＭ１０内の６００ＫＢの使用可能
メモリで十分である。
【００２６】コンフィギュレーション３は、ＲＡＭ Ｃ
ＰＵ１０内で使用可能な６００ＫＢよりも多い１．９Ｍ
Ｂのメモリを要求する。コンフィギュレーション３で
は、ＲＡＭ ＣＰＵ１０は、ＲＡＭ ＣＰＵ１０で現在使
用されているバッファ内に、表示される２つのバッファ
を含んでおり、これは２＊２０７３６０＝４１４７２０
バイト（ＣＬＵＴ４モードの２つのフルスクリーンバッ
ファ、１つは表示され、１つは使用されている）に相当
する。他のバッファはＲＡＭビデオ８に格納されてい
る。バッファは、もはや表示も使用もされていないとき
は、ＤＭＡ転送を介してビデオＲＡＭ８に転送される。
ビデオＲＡＭ８に格納されているバッファを表示または
使用しなければならないときは、このバッファをＤＭＡ
転送によってＣＰＵにロードする。このメカニズムによ
って、ビデオＲＡＭ８はＣＰＵ ＲＡＭ１０に対するキ
ャッシュメモリの機能を果たす。
【００２７】このようにして、ＯＳＤコンフィギュレー
ションに応じて、４つの異なる状態が定義される。
【００２８】状態１：ビデオ（ビデオ実行） 状態２：静止（静止画実行） 状態３：ＯＳＤ ＲＡＭ ＣＰＵ（６２２０８０バイトの
限界内で実行されるＯＳＤだけが割当てられている） 状態４：ＯＳＤ ＲＡＭ ビデオ（６２２０８０バイト超
で実行されるＯＳＤだけが割当てられている） 状態１，２及び３は、すべてのＯＳＤバッファがＣＰＵ
ＲＡＭ内に配置されれている通常のメモリマッピング
に対応する。状態４は、ＯＳＤバッファに対してすべて
のビデオＲＡＭが使用可能であるメモリマッピングに対
応する。
【００２９】状態１，２及び３はＯＳＤ回路１２のドラ
イバによって同じように管理される。というのも、割当
てられたすべてのＯＳＤバッファはＲＡＭ ＣＰＵ１０
内に置かれるからである。状態１，２及び４の間の直接
的遷移は生じない。なぜならば、状態４では、ビデオＲ
ＡＭはＯＳＤのために使用され、静止画またはビデオに
は使用可能でないからである。状態４に行く前に状態３
への遷移が必須である。それゆえ、ＯＳＤドライバがビ
デオＲＡＭ８を扱わなければならないのは、状態３と状
態４の間の遷移に関するときだけである。
【００３０】状態３から状態４への遷移は、OSD＿credi
splay関数を呼び出すことによって新たなディスプレイ
を作成するようアプリケーションがドライバに要求した
とき、及び（OSD＿credisplay呼び出しの後）ＣＰＵ Ｒ
ＡＭ１０内でＯＳＤディスプレイのために割当てられた
トータルサイズが、ＣＰＵ ＲＡＭ１０内で入手可能な
６２２０８０バイトを超過したときに生じる。この場
合、ビデオＲＡＭ８が活動化される。そして、１．９Ｍ
ＢのプールがビデオＲＡＭ内に作成され、ＣＰＵＲＡＭ
内に格納されているすべてのＯＳＤバッファはＲＡＭビ
デオ内に転送され、それに応じてディスプレイ記述子が
更新され、表示されているバッファと活動中バッファは
ＣＰＵ ＲＡＭ内に留まる。
【００３１】状態４から状態３への遷移は、OSD＿free
＿display関数を呼び出すことによってディスプレイを
解除するようアプリケーションがドライバに要求したと
き、及び（OSD＿free＿display呼び出しの後）ＯＳＤデ
ィスプレイのために割当てられたトータルサイズが４９
８０７４バイト（静止画モードで必要なサイズに相当す
る）未満になったときに生じる。この場合、ビデオＲＡ
Ｍ８は非活動化され、もはやＯＳＤドライバによって使
用されない。そして、ビデオＲＡＭ８内のすべてのＯＳ
ＤバッファはＣＰＵ ＲＡＭ１０内に転送され、それに
応じてディスプレイ記述子が更新され、ビデオＲＡＭ８
内のプールが削除される。
【００３２】状態４のときは、ビデオＲＡＭ８がＯＳＤ
のためのキャッシュメモリとして使用されている。ＯＳ
Ｄリージョン及びバッファの管理は、すでに使用されて
いる構造と同じ構造を使用する。唯一の違いは、ＣＰＵ
ＲＡＭ１０内のＯＳＤバッファ制御ブロックに格納さ
れているバッファアドレスが状態４ではビデオＲＡＭ８
アドレスに対応する一方で、状態１，２及び３ではＣＰ
Ｕ ＲＡＭアドレスに対応するということである。キャ
ッシュとしてのビデオＲＡＭ８の管理を助けるために、
１６個のディスプレイバッファの各々と現在引き出され
ているバッファとに対して、バッファＩＤ、ＣＰＵ Ｒ
ＡＭ１０内でのアドレス、ビデオＲＡＭ８内でのアドレ
ス、サイズ及びバッファ記述子へのポインタを含む構造
の内部アレイが使用される。
【００３３】ビデオＲＡＭ８内に置かれたＯＳＤバッフ
ァを引き出したり表示する前に、まずドライバがこのＯ
ＳＤバッファをビデオＲＡＭ８からＣＰＵ ＲＡＭ１０
へ転送しなければならない。表示されるバッファまたは
現在引き出されているバッファがもはや使用されておら
ず、他のバッファによって置き換えられている場合は、
ドライバはそれをビデオＲＡＭ内に流す（すなわち、そ
れをＣＰＵ ＲＡＭ１０からビデオＲＡＭ８へ転送す
る）。どちらのケースでも、アレイ構造が相応に更新さ
れる。
【図面の簡単な説明】
【図１】本発明によるビデオ装置を示す
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル クルゾー フランス国 ヴワザン ル ブルトーノ リュ デ テュリプ ４ (72)発明者 ダニエル フェイ フランス国 ムラン リュ エドガー ド ガ ７ Ｆターム(参考） 5C023 AA18 BA11 CA02 CA06 DA03 DA04 DA08 5C025 AA28 BA27 BA28 BA30 CA09 CB10 DA01 DA04

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 内部バス上に第１メモリ（８）を有し、
    かつメインバスを介してＯＳＤ回路（１２）及び第２メ
    モリ（１０）にリンクされたディジタルデコーダ（６）
    を備えたビデオ装置において、 前記ビデオ装置は、前記第１メモリ（８）と前記第２メ
    モリの間のＤＭＡ転送を実現するための手段を有してい
    ることを特徴とするビデオ装置。
  2. 【請求項２】 ＣＰＵが前記メインバスに接続されてい
    る、請求項１記載の装置。
  3. 【請求項３】 前記第２メモリ（１０）は前記ＣＰＵ
    （１４）によって使用される、請求項２記載の装置。
  4. 【請求項４】 前記第１メモリはビデオＲＡＭ（８）で
    あり、前記第２メモリはＣＰＵ ＲＡＭ（１０）であ
    る、請求項１から３のいずれか１項記載の装置。
  5. 【請求項５】 前記ディジタルデコーダ（６）はディジ
    タルフロントエンド（４）に接続されている、請求項１
    から４のいずれか１項記載の装置。
  6. 【請求項６】 内部バス上に第１メモリ（８）を有し、
    かつメインバスを介してＯＳＤ回路（１２）及び第２メ
    モリ（１０）にリンクされたディジタルデコーダ（６）
    を備えたビデオ装置を制御するためのプロセスにおい
    て、 前記ディジタルデコーダ（６）を介して第１メモリ
    （８）と第２メモリ（１０）の間でＤＭＡ転送を実現す
    るステップを有することを特徴とするビデオ装置を制御
    するためのプロセス。
  7. 【請求項７】 前記第２メモリ（１０）内の所定サイズ
    を超えるサイズを使用するための要求をＯＳＤ回路（１
    ２）に対して発するステップと、 前記第２メモリ（１０）から前記第１メモリ（８）への
    ＤＭＡ転送を実現するステップとを有する、請求項６記
    載のプロセス。
  8. 【請求項８】 前記第１メモリ（８）内のデータを使用
    するための要求を前記ＯＳＤ回路（１２）に対して発す
    るステップと、 ＤＭＡ転送を介して前記第２メモリ（１０）から前記第
    １メモリ（８）へデータをコピーするステップと、 前記第１メモリ（８）から前記第２メモリ（１０）への
    要求されたデータのＤＭＡ転送を実現するステップとを
    さらに有する、請求項７記載のプロセス。
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