JPH1084557A - ソフトウェアによるｍｐｅｇデコーダに対してｙｕｖデータフォーマット変換を支援するハードウェア - Google Patents
ソフトウェアによるｍｐｅｇデコーダに対してｙｕｖデータフォーマット変換を支援するハードウェアInfo
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- JPH1084557A JPH1084557A JP9068757A JP6875797A JPH1084557A JP H1084557 A JPH1084557 A JP H1084557A JP 9068757 A JP9068757 A JP 9068757A JP 6875797 A JP6875797 A JP 6875797A JP H1084557 A JPH1084557 A JP H1084557A
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- Compression Of Band Width Or Redundancy In Fax (AREA)
Abstract
(57)【要約】
【課題】ＭＰＥＧデータの復号化処理のうち、負荷の高
い処理をディスプレイコントローラ内にて行うことで、
ホストＣＰＵでの処理を緩和させる。 【解決手段】ディスプレイコントローラ３２０内におい
て、画素順次でないフォーマットによるＹＵＶデータの
画素順次への並べ替えという負荷の高いタスクを行い、
内部のＢＩＴＢＬＩＴエンジン５１３での演算によっ
て、Ｕ及びＶデータを複写するように、Ｕ及びＶデータ
を１つのラインから隣接するラインにコピーする。この
際、バイトマスクによって、その隣接ライン上のＹデー
タを前記上書きから保護する。前記ＢＩＴＢＬＩＴ演算
の終了時に、そのフレームバッファが新しいデータで満
たされたことを示す信号をディスプレイコントローラ３
２０において発生させ、これにより、ディスプレイコン
トローラ３２０は、新しく書き込まれたフレームバッフ
ァに自動的に切り換えて、該フレームバッファからデー
タを読み出す。
い処理をディスプレイコントローラ内にて行うことで、
ホストＣＰＵでの処理を緩和させる。 【解決手段】ディスプレイコントローラ３２０内におい
て、画素順次でないフォーマットによるＹＵＶデータの
画素順次への並べ替えという負荷の高いタスクを行い、
内部のＢＩＴＢＬＩＴエンジン５１３での演算によっ
て、Ｕ及びＶデータを複写するように、Ｕ及びＶデータ
を１つのラインから隣接するラインにコピーする。この
際、バイトマスクによって、その隣接ライン上のＹデー
タを前記上書きから保護する。前記ＢＩＴＢＬＩＴ演算
の終了時に、そのフレームバッファが新しいデータで満
たされたことを示す信号をディスプレイコントローラ３
２０において発生させ、これにより、ディスプレイコン
トローラ３２０は、新しく書き込まれたフレームバッフ
ァに自動的に切り換えて、該フレームバッファからデー
タを読み出す。
Description
【０００１】
【発明の属する技術分野】本発明は、本発明は、映像部
分（動画）を含んだ表示画像を生成するための装置及び
方法に関し、特に、映像情報を生成するためのＭＰＥＧ
（Motion PictureEncoding Group ）デコーダを実現さ
せるソフトウェアを支援するために使用される装置及び
方法に関する。
分（動画）を含んだ表示画像を生成するための装置及び
方法に関し、特に、映像情報を生成するためのＭＰＥＧ
（Motion PictureEncoding Group ）デコーダを実現さ
せるソフトウェアを支援するために使用される装置及び
方法に関する。
【０００２】
【従来の技術】パーソナルコンピュータは、映像部分
（動画）を含んだ表示画像を生成するために使用され
る。ここで、本出願の目的のために、文言「映像」とい
うときは、Cirrus Logic MotionVideo（商標）形式に則
した表示形態のような、例えば、ＴＶ、フィルム、ＶＴ
Ｒ等から取り出された動画を指すものとする。
（動画）を含んだ表示画像を生成するために使用され
る。ここで、本出願の目的のために、文言「映像」とい
うときは、Cirrus Logic MotionVideo（商標）形式に則
した表示形態のような、例えば、ＴＶ、フィルム、ＶＴ
Ｒ等から取り出された動画を指すものとする。
【０００３】MotionVideo （商標）形式に則した表示構
成（ＭＶＡ（商標））は、例えば、同時に出願継続中の
米国特許出願（出願番号：08/483,584，出願日：1995.
6.7）の発明「DUAL DISPLAYS HAVING INDEPENDENT RESO
LUTIONS AND REFRESH DATES」の明細書中に記載されて
おり、これを本出願では参考のために用いるものとす
る。このような映像部分（動画）は、例えば、ＣＤ−Ｒ
ＯＭ等のデータ源から生成されるものであり、映像デー
タは種々の符号化規則（例えばＭＰＥＧ−Ｉ、ＭＰＥＧ
−ＩＩ、Ｉｎｄｅｏ（商標）等）の一つによって符号化
される。
成（ＭＶＡ（商標））は、例えば、同時に出願継続中の
米国特許出願（出願番号：08/483,584，出願日：1995.
6.7）の発明「DUAL DISPLAYS HAVING INDEPENDENT RESO
LUTIONS AND REFRESH DATES」の明細書中に記載されて
おり、これを本出願では参考のために用いるものとす
る。このような映像部分（動画）は、例えば、ＣＤ−Ｒ
ＯＭ等のデータ源から生成されるものであり、映像デー
タは種々の符号化規則（例えばＭＰＥＧ−Ｉ、ＭＰＥＧ
−ＩＩ、Ｉｎｄｅｏ（商標）等）の一つによって符号化
される。
【０００４】一般に、ＭＰＥＧによる復号化は、専用の
デコーダ装置によって行われる。ＭＰＥＧデコーダ装置
は、例えば、ＣＤ−ＲＯＭ等のデータ源を通じてＭＰＥ
Ｇ符号化データを取り込み、ＹＵＶデータとして、図７
に示すように、表示制御装置（以下、ディスプレイコン
トローラと称する）における専用の表示記憶領域に出力
する。
デコーダ装置によって行われる。ＭＰＥＧデコーダ装置
は、例えば、ＣＤ−ＲＯＭ等のデータ源を通じてＭＰＥ
Ｇ符号化データを取り込み、ＹＵＶデータとして、図７
に示すように、表示制御装置（以下、ディスプレイコン
トローラと称する）における専用の表示記憶領域に出力
する。
【０００５】図７は、例えば、ビデオ・グラフィック・
アダプタ（ＶＧＡ）やスーパーＶＧＡのようなディスプ
レイコントローラ１２０を有するコンピュータシステム
１００の基本的（概略）構成を示すブロック図である。
ディスプレイコントローラ１２０は、リフレッシュレー
ト（垂直同期速度）が、例えば、６０Ｈｚ、７２Ｈｚあ
るいは７５Ｈｚ等の表示速度特性を有し、水平方向及び
垂直方向の解像度が例えば６４０×４８０画素、１０２
４×７６８画素あるいは８００×６００画素である、例
えば、ＣＲＴや扁平形表示装置等のディスプレイ１８０
のための画素データを生成する。画素データの連続的な
データ列は、ディスプレイ１８０の表示速度特性に基づ
いてディスプレイコントローラ１２０によって生成され
る。
アダプタ（ＶＧＡ）やスーパーＶＧＡのようなディスプ
レイコントローラ１２０を有するコンピュータシステム
１００の基本的（概略）構成を示すブロック図である。
ディスプレイコントローラ１２０は、リフレッシュレー
ト（垂直同期速度）が、例えば、６０Ｈｚ、７２Ｈｚあ
るいは７５Ｈｚ等の表示速度特性を有し、水平方向及び
垂直方向の解像度が例えば６４０×４８０画素、１０２
４×７６８画素あるいは８００×６００画素である、例
えば、ＣＲＴや扁平形表示装置等のディスプレイ１８０
のための画素データを生成する。画素データの連続的な
データ列は、ディスプレイ１８０の表示速度特性に基づ
いてディスプレイコントローラ１２０によって生成され
る。
【０００６】ディスプレイコントローラ１２０には、デ
ィスプレイ１８０に出力するために、テキストモード、
グラフィックモードあるいはビデオモードに則したデー
タ形態で画素データが格納されるディスプレイメモリ１
３０が接続されている。ホストＣＰＵ（中央処理装置）
１１０は、バス１５０を通じてディスプレイコントロー
ラ１２０に接続され、ディスプレイ１８０の表示画像が
変化するとき、ディスプレイメモリ１３０の記憶内容を
更新する。バス１５０は、例えば、ＰＣＩバス等からな
る。システムメモリ１６０は、ホストＣＰＵでのデータ
格納（データ処理）用に該ホストＣＰＵに接続されてい
る。
ィスプレイ１８０に出力するために、テキストモード、
グラフィックモードあるいはビデオモードに則したデー
タ形態で画素データが格納されるディスプレイメモリ１
３０が接続されている。ホストＣＰＵ（中央処理装置）
１１０は、バス１５０を通じてディスプレイコントロー
ラ１２０に接続され、ディスプレイ１８０の表示画像が
変化するとき、ディスプレイメモリ１３０の記憶内容を
更新する。バス１５０は、例えば、ＰＣＩバス等からな
る。システムメモリ１６０は、ホストＣＰＵでのデータ
格納（データ処理）用に該ホストＣＰＵに接続されてい
る。
【０００７】ＭＰＥＧデコーダ装置１４０は、例えば、
ＣＤ−ＲＯＭ等のＭＰＥＧビデオデータ源からのＭＰＥ
Ｇビデオデータを復号化し、該復号化されたビデオデー
タをシステムメモリ１６０、あるいは直接ディスプレイ
メモリ１３０に出力する。但し、よりクロックが速く、
能力の高いマイクロプロセッサ（例えば、Pentium （商
標）やPowerPC （商標）等のプロセッサ）の出現に伴
い、ＭＰＥＧ復号化をホストＣＰＵ１１０での完全なソ
フトウェアの処理だけで行うことが可能である。例え
ば、Microsoft （登録商標）製のWindows 95（商標）の
改良版では、このようなＭＰＥＧ復号化を行うソフトウ
ェアを含むこともできる。Intel （登録商標）社も、In
deo という商標名が付けられたビデオ復号化技術ソフト
を提供している。
ＣＤ−ＲＯＭ等のＭＰＥＧビデオデータ源からのＭＰＥ
Ｇビデオデータを復号化し、該復号化されたビデオデー
タをシステムメモリ１６０、あるいは直接ディスプレイ
メモリ１３０に出力する。但し、よりクロックが速く、
能力の高いマイクロプロセッサ（例えば、Pentium （商
標）やPowerPC （商標）等のプロセッサ）の出現に伴
い、ＭＰＥＧ復号化をホストＣＰＵ１１０での完全なソ
フトウェアの処理だけで行うことが可能である。例え
ば、Microsoft （登録商標）製のWindows 95（商標）の
改良版では、このようなＭＰＥＧ復号化を行うソフトウ
ェアを含むこともできる。Intel （登録商標）社も、In
deo という商標名が付けられたビデオ復号化技術ソフト
を提供している。
【０００８】アプリケーション・ソフト（応用ソフト）
又はオペレーティング・システム（例えば、Windows
（商標）95）には、このようなＭＰＥＧあるいはIndeo
（商標）の復号化ソフトが用意されている。アプリケー
ション・ソフトあるいはオペレーティング・システムへ
のＭＰＥＧあるいはIndeo （商標）の復号化ソフトの移
植によって、専用のＭＰＥＧデコーダ装置１４０のよう
なハードウェアの追加購入を必要とせずに、ユーザがデ
ィスプレイの画面上で動画像を鑑賞することを許容す
る。
又はオペレーティング・システム（例えば、Windows
（商標）95）には、このようなＭＰＥＧあるいはIndeo
（商標）の復号化ソフトが用意されている。アプリケー
ション・ソフトあるいはオペレーティング・システムへ
のＭＰＥＧあるいはIndeo （商標）の復号化ソフトの移
植によって、専用のＭＰＥＧデコーダ装置１４０のよう
なハードウェアの追加購入を必要とせずに、ユーザがデ
ィスプレイの画面上で動画像を鑑賞することを許容す
る。
【０００９】しかし、高性能なマイクロプロセッサを用
いても、ＭＰＥＧ符号化データの復号化処理は、ホスト
ＣＰＵに多大な負荷を与えることから、コンピュータシ
ステム１００の全体的な処理能力が落ちることとなる。
ホストＣＰＵにおいて、ＭＰＥＧ復号化を行うために必
要な処理の大部分は、本来の復号化処理よりもデータ変
換とフォーマッティング（データ編成）のために必要と
される。
いても、ＭＰＥＧ符号化データの復号化処理は、ホスト
ＣＰＵに多大な負荷を与えることから、コンピュータシ
ステム１００の全体的な処理能力が落ちることとなる。
ホストＣＰＵにおいて、ＭＰＥＧ復号化を行うために必
要な処理の大部分は、本来の復号化処理よりもデータ変
換とフォーマッティング（データ編成）のために必要と
される。
【００１０】ＭＰＥＧデータ源からのＭＰＥＧデータ
は、ソフトウェア及び（又は）ハードウェアにおいて、
いくつかの処理ステップを経て復号化され、伸長され
る。ホストＣＰＵ１１０（又は専用のＭＰＥＧデコーダ
装置１４０）は、例えばＣＤ−ＲＯＭ等のＭＰＥＧデー
タ源から取り出された圧縮符号化されたＭＰＥＧデータ
を復元する。即ち、ＭＰＥＧデータに対して最初にハフ
マン復号化が行われ、次いで逆量子化と逆ＤＣＴ（離散
コサイン変換）が行われ、そして、フレーム間圧縮の動
き補償が行われる。ソフトウェアにてＭＰＥＧ復号化処
理を行う９０ＭＨｚのPentium （商標）プロセッサで
は、これら４つの処理ステップを行うのに１秒間に３０
フレームがやっとである。
は、ソフトウェア及び（又は）ハードウェアにおいて、
いくつかの処理ステップを経て復号化され、伸長され
る。ホストＣＰＵ１１０（又は専用のＭＰＥＧデコーダ
装置１４０）は、例えばＣＤ−ＲＯＭ等のＭＰＥＧデー
タ源から取り出された圧縮符号化されたＭＰＥＧデータ
を復元する。即ち、ＭＰＥＧデータに対して最初にハフ
マン復号化が行われ、次いで逆量子化と逆ＤＣＴ（離散
コサイン変換）が行われ、そして、フレーム間圧縮の動
き補償が行われる。ソフトウェアにてＭＰＥＧ復号化処
理を行う９０ＭＨｚのPentium （商標）プロセッサで
は、これら４つの処理ステップを行うのに１秒間に３０
フレームがやっとである。
【００１１】一旦、復号化及び伸長化処理が行われれ
ば、ＹＵＶフォーマットのＭＰＥＧデータは、コンポー
ネントＹＵＶビデオデータ（即ち、プレーナ形態）から
画素順次のビデオフォーマット（即ち、ラスター・スキ
ャン・フォーマット）に変換される。そして、前記画素
順次のＹＵＶビデオデータは、ＹＵＶからＲＧＢ（赤、
緑及び青の画素データ）に変換され、その後、ディスプ
レイ１８０に表示を行わせるディスプレイメモリ１３０
に格納される。従来では、ビデオ・アクセレレータ装置
でＹＵＶ−ＲＧＢ変換ステップを行い、ホストＣＰＵか
ら前記ステップを解放するようにしている。しかし、コ
ンポーネントＹＵＶデータを画素順次のビデオデータ形
態に変換する処理は、いまなお必須とされている。
ば、ＹＵＶフォーマットのＭＰＥＧデータは、コンポー
ネントＹＵＶビデオデータ（即ち、プレーナ形態）から
画素順次のビデオフォーマット（即ち、ラスター・スキ
ャン・フォーマット）に変換される。そして、前記画素
順次のＹＵＶビデオデータは、ＹＵＶからＲＧＢ（赤、
緑及び青の画素データ）に変換され、その後、ディスプ
レイ１８０に表示を行わせるディスプレイメモリ１３０
に格納される。従来では、ビデオ・アクセレレータ装置
でＹＵＶ−ＲＧＢ変換ステップを行い、ホストＣＰＵか
ら前記ステップを解放するようにしている。しかし、コ
ンポーネントＹＵＶデータを画素順次のビデオデータ形
態に変換する処理は、いまなお必須とされている。
【００１２】コンポーネントＹＵＶデータの画素順次ビ
デオデータへの変換処理は、ＭＰＥＧデータの復号化処
理を行うホストＣＰＵ１１０（ＭＰＥＧ復号化装置であ
るＭＰＥＧデコーダ１４０）を必要する。これは、ＹＵ
Ｖの４：２：２フォーマット（即ち、ＣＣＩＲ６０１フ
ォーマット）についてすでに説明したとおり、該ＹＵＶ
の４：２：２フォーマットは、２画素のグループが、２
バイトの輝度データ（Ｙ）と同じく２バイトの色差デー
タ（Ｕ，Ｖ）として復号化されるからである。ディスプ
レイ１８０とディスプレイコントローラ１２０は、基本
的な画素配列（即ち、スキャンライン）のフォーマット
に従って生成される出力データ、即ち、ディスプレイメ
モリ１３０内においてそれぞれの画素に対応した全ての
データが連続的に配列された出力データが、画像表示に
おいて必要である。
デオデータへの変換処理は、ＭＰＥＧデータの復号化処
理を行うホストＣＰＵ１１０（ＭＰＥＧ復号化装置であ
るＭＰＥＧデコーダ１４０）を必要する。これは、ＹＵ
Ｖの４：２：２フォーマット（即ち、ＣＣＩＲ６０１フ
ォーマット）についてすでに説明したとおり、該ＹＵＶ
の４：２：２フォーマットは、２画素のグループが、２
バイトの輝度データ（Ｙ）と同じく２バイトの色差デー
タ（Ｕ，Ｖ）として復号化されるからである。ディスプ
レイ１８０とディスプレイコントローラ１２０は、基本
的な画素配列（即ち、スキャンライン）のフォーマット
に従って生成される出力データ、即ち、ディスプレイメ
モリ１３０内においてそれぞれの画素に対応した全ての
データが連続的に配列された出力データが、画像表示に
おいて必要である。
【００１３】ＹＵＶの４：２：２フォーマットにおいて
は、２バイト構成のＹデータの次に１バイト構成のＵデ
ータと１バイトデータのＶデータがそれぞれ続いた構成
となっている。このように隣接する２つの画素のデータ
の情報を含む各ダブルワードは、ディスプレイコントロ
ーラ１２０によってディスプレイの画素順序に一致する
ようにシーケンシャルアドレス方式で、有効メモリバン
ド幅を最大限に使用して読み出される。
は、２バイト構成のＹデータの次に１バイト構成のＵデ
ータと１バイトデータのＶデータがそれぞれ続いた構成
となっている。このように隣接する２つの画素のデータ
の情報を含む各ダブルワードは、ディスプレイコントロ
ーラ１２０によってディスプレイの画素順序に一致する
ようにシーケンシャルアドレス方式で、有効メモリバン
ド幅を最大限に使用して読み出される。
【００１４】従来のＭＰＥＧ復号化技術（ハードウェア
又はソフトウェア）は、最初に、例えばＣＤ−ＲＯＭ等
のＭＰＥＧデータ源からのＭＰＥＧデータを伸長して、
Ｙ値、Ｕ値及びＶ値に分離する。そして、これらＹ値、
Ｕ値及びＶ値は、初めに、図６Ａに示すように、システ
ムメモリ１６０内において論理的に割り付けられたＹ、
Ｕ及びＶの各記憶領域（面構成）に、ＹＵＶのプレーナ
フォーマット又はコンポーネントＹＵＶのいずれかのフ
ォーマットで格納される。
又はソフトウェア）は、最初に、例えばＣＤ−ＲＯＭ等
のＭＰＥＧデータ源からのＭＰＥＧデータを伸長して、
Ｙ値、Ｕ値及びＶ値に分離する。そして、これらＹ値、
Ｕ値及びＶ値は、初めに、図６Ａに示すように、システ
ムメモリ１６０内において論理的に割り付けられたＹ、
Ｕ及びＶの各記憶領域（面構成）に、ＹＵＶのプレーナ
フォーマット又はコンポーネントＹＵＶのいずれかのフ
ォーマットで格納される。
【００１５】システムメモリ１６０は、Ｙ、Ｕ及びＶデ
ータを格納するためにそれぞれ隣接して割り付けられた
記憶領域１０２、１０３及び１０４を有する。ＣＣＩＲ
６０１フォーマットのビデオデータにおいては、２つの
Ｙ値は、２つの隣接する画素間の画素データを構成する
それぞれのＵ値とＶ値の間に配置される。従って、シス
テムメモリ１６０におけるＹ値の記憶領域１０６は、そ
れぞれＵ値の記憶領域１０３とＶ値の記憶領域１０４と
比して２倍の大きさを有する。
ータを格納するためにそれぞれ隣接して割り付けられた
記憶領域１０２、１０３及び１０４を有する。ＣＣＩＲ
６０１フォーマットのビデオデータにおいては、２つの
Ｙ値は、２つの隣接する画素間の画素データを構成する
それぞれのＵ値とＶ値の間に配置される。従って、シス
テムメモリ１６０におけるＹ値の記憶領域１０６は、そ
れぞれＵ値の記憶領域１０３とＶ値の記憶領域１０４と
比して２倍の大きさを有する。
【００１６】分離されたＹ、Ｕ及びＶデータを従来のビ
デオアクセレレータにとって望ましいフォーマットに合
成するためには、ホストＣＰＵ１１０は、最初に、Ｙデ
ータが格納されたシステムメモリの記憶領域１０２から
２バイトのデータを読み出し、これらのバイトの１つを
ホストＣＰＵ１１０における３２ビットのダブルワード
レジスタ内の異なるバイト位置にシフトする。次に、ホ
ストＣＰＵは、システムメモリ１６０におけるＵ値の記
憶領域１０３から１バイトのＵデータを読み出し、次い
で、システムメモリ１６０におけるＶ値の記憶領域１０
４から１バイトのＶデータを読み出す。その後、ホスト
ＣＰＵは、分離されたＹ、Ｕ及びＶデータをＹＵＶ４：
２：２でフォーマットされたダブルワードに合成して、
順次ディスプレイメモリ１３０に転送する。
デオアクセレレータにとって望ましいフォーマットに合
成するためには、ホストＣＰＵ１１０は、最初に、Ｙデ
ータが格納されたシステムメモリの記憶領域１０２から
２バイトのデータを読み出し、これらのバイトの１つを
ホストＣＰＵ１１０における３２ビットのダブルワード
レジスタ内の異なるバイト位置にシフトする。次に、ホ
ストＣＰＵは、システムメモリ１６０におけるＵ値の記
憶領域１０３から１バイトのＵデータを読み出し、次い
で、システムメモリ１６０におけるＶ値の記憶領域１０
４から１バイトのＶデータを読み出す。その後、ホスト
ＣＰＵは、分離されたＹ、Ｕ及びＶデータをＹＵＶ４：
２：２でフォーマットされたダブルワードに合成して、
順次ディスプレイメモリ１３０に転送する。
【００１７】
【発明が解決しようとする課題】このようなバイトのシ
フト操作は、Pentium （登録商標）プロセッサのような
プロセッサにとって特に効率のいいものでなく、システ
ムの機能は低下する。ＣＰＵサイクルの大部分がデータ
を再編成する（即ち、コンポーネントＹＵＶデータの画
素順次フォーマットへの再編成）ために使用されるから
である。その上、システムメモリ１６０の互いに隣接し
ない記憶領域から分離Ｙ、Ｕ及びＶデータを読み出すこ
とは、ランダムアクセスメモリサイクルの大部分を占
め、バスに差し渡す（バスの使用許可を求める）ための
ページサイクルを確保できず、より一層、システムの機
能が低下することとなる。
フト操作は、Pentium （登録商標）プロセッサのような
プロセッサにとって特に効率のいいものでなく、システ
ムの機能は低下する。ＣＰＵサイクルの大部分がデータ
を再編成する（即ち、コンポーネントＹＵＶデータの画
素順次フォーマットへの再編成）ために使用されるから
である。その上、システムメモリ１６０の互いに隣接し
ない記憶領域から分離Ｙ、Ｕ及びＶデータを読み出すこ
とは、ランダムアクセスメモリサイクルの大部分を占
め、バスに差し渡す（バスの使用許可を求める）ための
ページサイクルを確保できず、より一層、システムの機
能が低下することとなる。
【００１８】ＰＣＩバスシステムにおいては、ホストＣ
ＰＵ１１０における内部キャッシュで分割された読み出
しサイクルの合成が可能である。しかし、前記プロセッ
サと読み出しサイクルは、システム１００でのＰＣＩバ
ス構成におけるバーストサイクルの有効利用を妨げる。
ＰＵ１１０における内部キャッシュで分割された読み出
しサイクルの合成が可能である。しかし、前記プロセッ
サと読み出しサイクルは、システム１００でのＰＣＩバ
ス構成におけるバーストサイクルの有効利用を妨げる。
【００１９】一旦、ＹＵＶ４：２：２がフォーマットさ
れたダブルワードがホストＣＰＵ１１０内に入力される
と、図６Ｂに示すように、ラスタースキャン（画素順
次）に則したフォーマットでディスプレイメモリ１３０
に格納される。ディスプレイメモリ１３０は、例えば、
Windows （商標）のグラフィカル・ユーザ・インターフ
ェース（ＧＵＩ）データ等のグラフィックデータを格納
するためのグラフィック記憶領域２０１と、例えばCirr
us Logic MotionVideo（商標）方式の動画像を具現する
ビデオデータを格納するための１つあるいはそれ以上の
ビデオバッファ２０２及び２０３を有する。２つのビデ
オバッファ２０２及び２０３は、ディスプレイ１８０上
でのアーティファクト（雑音状の画像）の発生を防止す
るために設置される。
れたダブルワードがホストＣＰＵ１１０内に入力される
と、図６Ｂに示すように、ラスタースキャン（画素順
次）に則したフォーマットでディスプレイメモリ１３０
に格納される。ディスプレイメモリ１３０は、例えば、
Windows （商標）のグラフィカル・ユーザ・インターフ
ェース（ＧＵＩ）データ等のグラフィックデータを格納
するためのグラフィック記憶領域２０１と、例えばCirr
us Logic MotionVideo（商標）方式の動画像を具現する
ビデオデータを格納するための１つあるいはそれ以上の
ビデオバッファ２０２及び２０３を有する。２つのビデ
オバッファ２０２及び２０３は、ディスプレイ１８０上
でのアーティファクト（雑音状の画像）の発生を防止す
るために設置される。
【００２０】ホストＣＰＵ１１０が、ディスプレイ１８
０に画像を表示させるために使用されるディスプレイメ
モリ１３０の同じ領域に同時に書き込む場合、このよう
な書込み動作は、ディスプレイ上で肉眼で確認すること
ができる。ユーザーは、例えば、ビデオゲームにおい
て、画像が描かれているときや激しい画面の移り変わり
において、しばしばディスプレイメモリ１３０へのＣＰ
Ｕの書き込み動作に気づくであろう。
０に画像を表示させるために使用されるディスプレイメ
モリ１３０の同じ領域に同時に書き込む場合、このよう
な書込み動作は、ディスプレイ上で肉眼で確認すること
ができる。ユーザーは、例えば、ビデオゲームにおい
て、画像が描かれているときや激しい画面の移り変わり
において、しばしばディスプレイメモリ１３０へのＣＰ
Ｕの書き込み動作に気づくであろう。
【００２１】従来のディスプレイコントローラにおいて
は、このような現象を、ビデオデータのダブルバッファ
リングによって回避するようにしている。互いに分離さ
れたビデオバッファ２０２及び２０３は、連続するフレ
ームのビデオデータを格納するためにディスプレイメモ
リ１３０内に割り付けられる。ホストＣＰＵは、他方の
ビデオバッファ２０３から読み出されたデータがディス
プレイ１８０に出力されている間に、ディスプレイメモ
リ１３０の一方のビデオバッファ２０２に書き込む。Ｍ
ＰＥＧビデオデータは、通常は、３５２×２４０画素に
分解され、また、いくつかのサイズに拡大しても最大の
分解数が、例えば、１０２４×７６８画素であることか
ら、このような２つのバッファリングは、大容量のディ
スプレイメモリ１３０は必要としない。
は、このような現象を、ビデオデータのダブルバッファ
リングによって回避するようにしている。互いに分離さ
れたビデオバッファ２０２及び２０３は、連続するフレ
ームのビデオデータを格納するためにディスプレイメモ
リ１３０内に割り付けられる。ホストＣＰＵは、他方の
ビデオバッファ２０３から読み出されたデータがディス
プレイ１８０に出力されている間に、ディスプレイメモ
リ１３０の一方のビデオバッファ２０２に書き込む。Ｍ
ＰＥＧビデオデータは、通常は、３５２×２４０画素に
分解され、また、いくつかのサイズに拡大しても最大の
分解数が、例えば、１０２４×７６８画素であることか
ら、このような２つのバッファリングは、大容量のディ
スプレイメモリ１３０は必要としない。
【００２２】表示データのダブルバッファリングにおけ
る一つの問題は、２つのビデオバッファ２０２及び２０
３に対して選択的にそれぞれの書き込みタイミング（サ
イクル）と読み出しタイミング（サイクル）の切り替え
をホストＣＰＵ１１０とディスプレイコントローラ１２
０に通告するメカニズムが設置されなければならないこ
とである。もし、ディスプレイコントローラ１２０にお
いて、ホストＣＰＵ１１０が書き込みを行っているビデ
オバッファ２０２又は２０３と同じビデオバッファから
ディスプレイデータを読み出すとすると、ダブルバッフ
ァリングによる改善効果は半減する。ビデオバッファ２
０２又は２０３のうちの一つに対する書き込みサイクル
が完全に終了した上で、ディスプレイコントローラ１２
０は、ビデオバッファ２０２及び２０３のうち、他のビ
デオバッファから読み出すための切り替え信号を出力す
る必要がある。
る一つの問題は、２つのビデオバッファ２０２及び２０
３に対して選択的にそれぞれの書き込みタイミング（サ
イクル）と読み出しタイミング（サイクル）の切り替え
をホストＣＰＵ１１０とディスプレイコントローラ１２
０に通告するメカニズムが設置されなければならないこ
とである。もし、ディスプレイコントローラ１２０にお
いて、ホストＣＰＵ１１０が書き込みを行っているビデ
オバッファ２０２又は２０３と同じビデオバッファから
ディスプレイデータを読み出すとすると、ダブルバッフ
ァリングによる改善効果は半減する。ビデオバッファ２
０２又は２０３のうちの一つに対する書き込みサイクル
が完全に終了した上で、ディスプレイコントローラ１２
０は、ビデオバッファ２０２及び２０３のうち、他のビ
デオバッファから読み出すための切り替え信号を出力す
る必要がある。
【００２３】ＹＵＶがフォーマットされたダブルワード
は、ディスプレイメモリ１３０のビデオバッファ２０２
又は２０３に画素順次のビデオフォーマットで格納され
る。ディスプレイコントローラ１２０は、ディスプレイ
メモリ１３０のビデオバッファ２０２又は２０３に格納
されている画素順次のＹＵＶデータから容易にビデオ画
像を生成する。
は、ディスプレイメモリ１３０のビデオバッファ２０２
又は２０３に画素順次のビデオフォーマットで格納され
る。ディスプレイコントローラ１２０は、ディスプレイ
メモリ１３０のビデオバッファ２０２又は２０３に格納
されている画素順次のＹＵＶデータから容易にビデオ画
像を生成する。
【００２４】一方、プロセッサでのソフトウェアによる
ＭＰＥＧ複合化処理において、負荷の高い一つの処理
は、システムメモリ１６０におけるＹ、Ｕ及びＶの面デ
ータを画素順次のフォーマットでディスプレイメモリ１
３０に変換転送する処理である。プロセッサでのソフト
ウェアによるＭＰＥＧ複合化処理において、負荷の高い
他の処理は、色差データ（Ｕ、Ｖ）を記憶領域に対して
垂直方向にアップサンプルアクセスすることである。Ｍ
ＰＥＧフォーマットにて符号化されたデータは、再生結
果を表示させる事実上の画素の数と同じ数の輝度サンプ
ル（バイト）を有する。しかしながら、再生される色差
サンプル（Ｕ及びＶ）は、水平方向及び垂直方向におい
て、例えば、Ｙデータの各２×２ブロックに対してそれ
ぞれ一対のＶデータとＵデータというように、間引きサ
ンプル（サブサンプル）される。
ＭＰＥＧ複合化処理において、負荷の高い一つの処理
は、システムメモリ１６０におけるＹ、Ｕ及びＶの面デ
ータを画素順次のフォーマットでディスプレイメモリ１
３０に変換転送する処理である。プロセッサでのソフト
ウェアによるＭＰＥＧ複合化処理において、負荷の高い
他の処理は、色差データ（Ｕ、Ｖ）を記憶領域に対して
垂直方向にアップサンプルアクセスすることである。Ｍ
ＰＥＧフォーマットにて符号化されたデータは、再生結
果を表示させる事実上の画素の数と同じ数の輝度サンプ
ル（バイト）を有する。しかしながら、再生される色差
サンプル（Ｕ及びＶ）は、水平方向及び垂直方向におい
て、例えば、Ｙデータの各２×２ブロックに対してそれ
ぞれ一対のＶデータとＵデータというように、間引きサ
ンプル（サブサンプル）される。
【００２５】ＭＰＥＧ符号化技術は、一対の色差サンプ
ル（Ｕ、Ｙ）毎の２次元パターン（２×２画素）におけ
る４つの輝度サンプルのブロックに基づいて画素データ
を符号化する。色差サンプル（Ｕ、Ｖ）は、実際には２
×２画素ブロックの中心からサブサンプルされる。伸長
処理において、色差データ（Ｕ、Ｖ）は複写され、ＹＵ
Ｖ４：２：２フォーマットの２画素のグループ間に色差
サンプルが作成される。
ル（Ｕ、Ｙ）毎の２次元パターン（２×２画素）におけ
る４つの輝度サンプルのブロックに基づいて画素データ
を符号化する。色差サンプル（Ｕ、Ｖ）は、実際には２
×２画素ブロックの中心からサブサンプルされる。伸長
処理において、色差データ（Ｕ、Ｖ）は複写され、ＹＵ
Ｖ４：２：２フォーマットの２画素のグループ間に色差
サンプルが作成される。
【００２６】図６Ｃは、水平方向及び垂直方向へのサブ
サンプリングによって、補間されたＵ及びＶ値がどのよ
うに書き込まれるかを示したものである。図６Ｃは、デ
ィスプレイメモリ１３０に格納されたＹ、Ｕ及びＶ値を
示す。データが画素順次のフォーマット（走査線に沿っ
た並び）に従ってディスプレイメモリ１３０に格納する
ことは、水平方向にＵ及びＶデータを挿入することと比
例して容易である。しかし、Ｕ及びＶデータは、水平方
向及び垂直方向において共にサブサンプルされるため、
Ｕ及びＶデータを垂直方向に書き入れる（あるいは複写
する）必要がある。
サンプリングによって、補間されたＵ及びＶ値がどのよ
うに書き込まれるかを示したものである。図６Ｃは、デ
ィスプレイメモリ１３０に格納されたＹ、Ｕ及びＶ値を
示す。データが画素順次のフォーマット（走査線に沿っ
た並び）に従ってディスプレイメモリ１３０に格納する
ことは、水平方向にＵ及びＶデータを挿入することと比
例して容易である。しかし、Ｕ及びＶデータは、水平方
向及び垂直方向において共にサブサンプルされるため、
Ｕ及びＶデータを垂直方向に書き入れる（あるいは複写
する）必要がある。
【００２７】従って、例えば、図６Ｃに示すように、ビ
デオデータの一つ置きのライン毎に隣接する他のライン
におけるＵ及びＶデータを書き入れる（あるいは複写す
る）必要があり、図６Ｃにおいて、＊値で示す領域にＵ
及びＶ値が作成される。しかも、このような垂直方向の
補間処理は、水平方向への補間処理よりも非常に困難で
ある。隣接するラインからのデータは、特定のラインに
ついてのデータがディスプレイメモリ１３０に格納され
るタイミングよりも遅く複写（又は補間）して格納する
必要がある。
デオデータの一つ置きのライン毎に隣接する他のライン
におけるＵ及びＶデータを書き入れる（あるいは複写す
る）必要があり、図６Ｃにおいて、＊値で示す領域にＵ
及びＶ値が作成される。しかも、このような垂直方向の
補間処理は、水平方向への補間処理よりも非常に困難で
ある。隣接するラインからのデータは、特定のラインに
ついてのデータがディスプレイメモリ１３０に格納され
るタイミングよりも遅く複写（又は補間）して格納する
必要がある。
【００２８】このような隣接するＵ及びＶ値の格納処理
は、大容量の記憶領域又はレジスタ空間（レジスタ数や
ビット数）が必要であり、煩雑なデータ処理が必要であ
る。従って、復号化された色差（Ｕ、Ｖ）データの転送
に係るホストＣＰＵ１１０とディスプレイメモリ１３０
間のデータのバンド幅（転送ビット数）を低減して、デ
ィスプレイコントローラ１２０内でのこのようなデータ
の複写を行うことが望ましい。
は、大容量の記憶領域又はレジスタ空間（レジスタ数や
ビット数）が必要であり、煩雑なデータ処理が必要であ
る。従って、復号化された色差（Ｕ、Ｖ）データの転送
に係るホストＣＰＵ１１０とディスプレイメモリ１３０
間のデータのバンド幅（転送ビット数）を低減して、デ
ィスプレイコントローラ１２０内でのこのようなデータ
の複写を行うことが望ましい。
【００２９】本発明はこのような課題を考慮してなされ
たものであり、ホストＣＰＵで行われていたＭＰＥＧデ
ータの復号化処理のうち、負荷の高い処理をディスプレ
イコントローラ内にて行うことにより、ホストＣＰＵで
の処理を緩和させ、高性能なＣＰＵの機能を最大限に活
用できるようにしたディスプレイコントローラ及び復号
化支援方法を提供することを目的とする。
たものであり、ホストＣＰＵで行われていたＭＰＥＧデ
ータの復号化処理のうち、負荷の高い処理をディスプレ
イコントローラ内にて行うことにより、ホストＣＰＵで
の処理を緩和させ、高性能なＣＰＵの機能を最大限に活
用できるようにしたディスプレイコントローラ及び復号
化支援方法を提供することを目的とする。
【００３０】また、本発明の他の目的は、ディスプレイ
コントローラでのコンポーネントＹＵＶデータから画素
順次のフォーマットへの変換処理を効率よく行うことが
できるディスプレイコントローラ及び復号化支援方法を
提供することにある。
コントローラでのコンポーネントＹＵＶデータから画素
順次のフォーマットへの変換処理を効率よく行うことが
できるディスプレイコントローラ及び復号化支援方法を
提供することにある。
【００３１】また、本発明の他の目的は、いままで予備
とされていた記憶領域を有効利用することにより、前記
変換処理の効率化を図ることができるディスプレイコン
トローラ及び復号化支援方法を提供することある。
とされていた記憶領域を有効利用することにより、前記
変換処理の効率化を図ることができるディスプレイコン
トローラ及び復号化支援方法を提供することある。
【００３２】
【課題を解決するための手段】本発明は、ＭＰＥＧデー
タを復号化するホストプロセッサを支援するディスプレ
イコントローラを有して構成されている。本発明のディ
スプレイコントローラは、ホストＣＰＵから画素順次で
ないビデオフォーマットのＹＵＶデータを受け取り、前
記ＣＰＵではなく、ディスプレイコントローラ内におい
て、画素順次への並び替えという煩雑な処理を行うよう
にする。加えて、本発明のディスプレイコントローラ
は、内部ＢＩＴＢＬＩＴエンジン（将来において一般的
となる進歩したＳＶＧＡディスプレイコントローラ）を
用い、ＢＩＴＢＬＩＴ演算によってＵ及びＶデータを模
写（複製）するように、Ｕ及びＶデータを一つのライン
から隣接するラインにコピーする。バイトマスクは、隣
接するライン上のＹデータを上書きから保護する。ＢＩ
ＴＢＬＩＴ演算の最後で、ディスプレイコントローラ
は、フレームバッファが新しいデータによって満杯にな
ったことを示す信号を発生する。そして、ディスプレイ
コントローラは、新たに書き込まれたフレームバッファ
に対する読み出し動作に自動的に切り換える。
タを復号化するホストプロセッサを支援するディスプレ
イコントローラを有して構成されている。本発明のディ
スプレイコントローラは、ホストＣＰＵから画素順次で
ないビデオフォーマットのＹＵＶデータを受け取り、前
記ＣＰＵではなく、ディスプレイコントローラ内におい
て、画素順次への並び替えという煩雑な処理を行うよう
にする。加えて、本発明のディスプレイコントローラ
は、内部ＢＩＴＢＬＩＴエンジン（将来において一般的
となる進歩したＳＶＧＡディスプレイコントローラ）を
用い、ＢＩＴＢＬＩＴ演算によってＵ及びＶデータを模
写（複製）するように、Ｕ及びＶデータを一つのライン
から隣接するラインにコピーする。バイトマスクは、隣
接するライン上のＹデータを上書きから保護する。ＢＩ
ＴＢＬＩＴ演算の最後で、ディスプレイコントローラ
は、フレームバッファが新しいデータによって満杯にな
ったことを示す信号を発生する。そして、ディスプレイ
コントローラは、新たに書き込まれたフレームバッファ
に対する読み出し動作に自動的に切り換える。
【００３３】
【発明の実施の形態】図１、図２及び図３に示すよう
に、ディスプレイコントローラ３２０は、ＰＣＩバス１
５０に接続されており、このＰＣＩバス１５０は、ＰＣ
Ｉバスプロトコルのために３２ビットのアドレッシング
で４Ｇバイト以上の使用が可能な１６Ｍバイトのアドレ
ス空間が割り当てられている。ディスプレイコントロー
ラ３２０には、ＰＣＩバスプロトコルの一部として基底
アドレス（基準アドレス）が設けられている。好ましい
実施の形態として、ディスプレイコントローラ３２０
は、４Ｍバイトのディスプレイメモリ１３０を有する。
に、ディスプレイコントローラ３２０は、ＰＣＩバス１
５０に接続されており、このＰＣＩバス１５０は、ＰＣ
Ｉバスプロトコルのために３２ビットのアドレッシング
で４Ｇバイト以上の使用が可能な１６Ｍバイトのアドレ
ス空間が割り当てられている。ディスプレイコントロー
ラ３２０には、ＰＣＩバスプロトコルの一部として基底
アドレス（基準アドレス）が設けられている。好ましい
実施の形態として、ディスプレイコントローラ３２０
は、４Ｍバイトのディスプレイメモリ１３０を有する。
【００３４】ディスプレイコントローラ３２０は、ＰＣ
Ｉバスが異なったバイト配列（即ち、バイ・エンディア
ン・サポート）を使用する種々のタイプのプロセッサで
使用されるように、バイトスワッピングモードが組み込
まれている。ＹＵＶビデオデータをシステムメモリ１６
０からディスプレイメモリ１３０に対して高速でラスタ
スキャンに適用した配列にするために、ＹＵＶデータを
システムメモリ１６０からディスプレイメモリ１３０に
転送するためのプレーナ方法論を使用することもでき
る。
Ｉバスが異なったバイト配列（即ち、バイ・エンディア
ン・サポート）を使用する種々のタイプのプロセッサで
使用されるように、バイトスワッピングモードが組み込
まれている。ＹＵＶビデオデータをシステムメモリ１６
０からディスプレイメモリ１３０に対して高速でラスタ
スキャンに適用した配列にするために、ＹＵＶデータを
システムメモリ１６０からディスプレイメモリ１３０に
転送するためのプレーナ方法論を使用することもでき
る。
【００３５】従来のＰＣＩバスシステムにおいて、メモ
リを有する全てのデバイスは、ＰＣＩメモリ空間に割り
付けられている。ディスプレイコントローラ３２０のよ
うなデバイスは、ＰＣＩ仕様によって定義された特定の
アドレス位置（例えば１０Ｈ）にＰＣＩ構成のレジスタ
５１１が設けられている。ＰＣＩ構成のレジスタに格納
されたアドレスは、ディスプレイメモリ１３０のための
基底アドレスとなる。
リを有する全てのデバイスは、ＰＣＩメモリ空間に割り
付けられている。ディスプレイコントローラ３２０のよ
うなデバイスは、ＰＣＩ仕様によって定義された特定の
アドレス位置（例えば１０Ｈ）にＰＣＩ構成のレジスタ
５１１が設けられている。ＰＣＩ構成のレジスタに格納
されたアドレスは、ディスプレイメモリ１３０のための
基底アドレスとなる。
【００３６】ホストＣＰＵ１１０は、システム起動時に
メモリ管理ルーチン（の一部）で行われる処理のように
ＰＣＩ構成のレジスタ５１１に基底アドレスを読み込
む。ＰＣＩ構成のレジスタ５１１に格納されたアドレス
は、ディスプレイコントローラ５１０におけるリニア・
フレーム・バッファ又はリニア・メモリ空間のためのア
ドレス参照ポイントとなる。
メモリ管理ルーチン（の一部）で行われる処理のように
ＰＣＩ構成のレジスタ５１１に基底アドレスを読み込
む。ＰＣＩ構成のレジスタ５１１に格納されたアドレス
は、ディスプレイコントローラ５１０におけるリニア・
フレーム・バッファ又はリニア・メモリ空間のためのア
ドレス参照ポイントとなる。
【００３７】従来のＰＣＩバスシステムのディスプレイ
コントローラにおいては、たとえ、大部分のディスプレ
イコントローラにおける現状のメモリが４Ｍバイトしか
使用していなくても、価値あるアドレス空間として１６
Ｍバイトが要求されている。要求された１６Ｍバイト
は、４つのほぼ同一の領域に分けられる。要求された１
６Ｍバイト領域における各４Ｍバイト領域は、それぞれ
同一の４Ｍバイトの物理的なディスプレイメモリとして
直接割り付けられ得る。
コントローラにおいては、たとえ、大部分のディスプレ
イコントローラにおける現状のメモリが４Ｍバイトしか
使用していなくても、価値あるアドレス空間として１６
Ｍバイトが要求されている。要求された１６Ｍバイト
は、４つのほぼ同一の領域に分けられる。要求された１
６Ｍバイト領域における各４Ｍバイト領域は、それぞれ
同一の４Ｍバイトの物理的なディスプレイメモリとして
直接割り付けられ得る。
【００３８】従来においては、最初の４Ｍバイトのアド
レス空間は、バイト配列を変えることなく、ディスプレ
イメモリに対する通常のメモリ書込みに使用される。２
番目の４Ｍバイトのアドレス空間は、種々のＣＰＵの形
式に応じてワードの切り換えやバイト再配列に使用され
る。換言すれば、ホストＣＰＵ１１０が２番目の４Ｍバ
イト領域（あるいはアパーチャー）にデータを書き込ん
だ場合、ディスプレイコントローラ１２０は、ディスプ
レイメモリ１３０にデータを格納する前に、該データを
ワードベース（単位）で再配列する。
レス空間は、バイト配列を変えることなく、ディスプレ
イメモリに対する通常のメモリ書込みに使用される。２
番目の４Ｍバイトのアドレス空間は、種々のＣＰＵの形
式に応じてワードの切り換えやバイト再配列に使用され
る。換言すれば、ホストＣＰＵ１１０が２番目の４Ｍバ
イト領域（あるいはアパーチャー）にデータを書き込ん
だ場合、ディスプレイコントローラ１２０は、ディスプ
レイメモリ１３０にデータを格納する前に、該データを
ワードベース（単位）で再配列する。
【００３９】同様に、３番目の４Ｍバイトのアドレス領
域は、他の形式のＣＰＵによって行われたバイト配列間
をも補償する（バイト配列をも補間する）ために、ダブ
ルワードベース（単位）で他の形式のバイトスワッピン
グに使用される。従来のディスプレイコントローラ１２
０において、４番目の４Ｍバイトのアドレス領域は予備
とされている。しかしながら、様々な事象において、全
ての４Ｍバイト領域は、最後には物理的なディスプレイ
メモリ１３０の同じ４Ｍバイト領域に割り付けられる。
域は、他の形式のＣＰＵによって行われたバイト配列間
をも補償する（バイト配列をも補間する）ために、ダブ
ルワードベース（単位）で他の形式のバイトスワッピン
グに使用される。従来のディスプレイコントローラ１２
０において、４番目の４Ｍバイトのアドレス領域は予備
とされている。しかしながら、様々な事象において、全
ての４Ｍバイト領域は、最後には物理的なディスプレイ
メモリ１３０の同じ４Ｍバイト領域に割り付けられる。
【００４０】図２に示すように、本発明においては、メ
モリアドレス領域４１０は、ディスプレイメモリ１３０
の上述した４番目のリニアアドレス領域（即ち、ＣＲ３
Ｅ［４］＝１とＣＲ３Ｅ［３：１］＝０００）として使
用可能である。領域４１０は、ディスプレイメモリ１３
０の物理的な４Ｍバイト領域に割り付けられる。領域４
１０のアドレスは、基底アドレスとして１０Ｈを含むＰ
ＣＩ構成のレジスタ５１０によるアドレス設定によって
正確に決定される。従って、ディスプレイメモリにおけ
る４Ｍバイトのアドレス領域は、｛ＰＣＩの基底アドレ
ス（１０Ｈ）＋１２Ｍバイト｝から｛ＰＣＩの基底アド
レス（１０Ｈ）＋１６Ｍバイト−１バイト｝の領域に割
り付けられる。
モリアドレス領域４１０は、ディスプレイメモリ１３０
の上述した４番目のリニアアドレス領域（即ち、ＣＲ３
Ｅ［４］＝１とＣＲ３Ｅ［３：１］＝０００）として使
用可能である。領域４１０は、ディスプレイメモリ１３
０の物理的な４Ｍバイト領域に割り付けられる。領域４
１０のアドレスは、基底アドレスとして１０Ｈを含むＰ
ＣＩ構成のレジスタ５１０によるアドレス設定によって
正確に決定される。従って、ディスプレイメモリにおけ
る４Ｍバイトのアドレス領域は、｛ＰＣＩの基底アドレ
ス（１０Ｈ）＋１２Ｍバイト｝から｛ＰＣＩの基底アド
レス（１０Ｈ）＋１６Ｍバイト−１バイト｝の領域に割
り付けられる。
【００４１】４Ｍバイトの４番目のリニア領域４１０
は、更に、図２に示すように、４つの１Ｍバイト領域４
１１、４１２、４１３及び４１４に区画される。各１Ｍ
バイト領域４１１、４１２、４１３及び４１４は、物理
的なディスプレイメモリ１３０の１番目あるいは最初の
１Ｍバイトの領域に相当する。これら１Ｍバイト領域内
における３つの隣接する領域に、Ｙ、Ｕ及びＶデータが
配列される。
は、更に、図２に示すように、４つの１Ｍバイト領域４
１１、４１２、４１３及び４１４に区画される。各１Ｍ
バイト領域４１１、４１２、４１３及び４１４は、物理
的なディスプレイメモリ１３０の１番目あるいは最初の
１Ｍバイトの領域に相当する。これら１Ｍバイト領域内
における３つの隣接する領域に、Ｙ、Ｕ及びＶデータが
配列される。
【００４２】ホストＣＰＵ１１０は、それぞれの領域４
１１、４１２、４１３及び４１４における各Ｙ領域にＹ
データをＰＣＩバス１５０を介して転送する。ＣＰＵ１
１０は、Ｙデータを、コンポーネントＹＵＶモードで、
かつ、システムメモリ１６０内のページモードアクセス
の場合と同様のＰＣＩバーストサイクル（クロック）で
転送する。しかし、ディスプレイコントローラ３２０
は、図４に示すように、画素順次のフォーマットで受け
入れられた（変換された）Ｙデータをディスプレイメモ
リ１３０内に格納する。
１１、４１２、４１３及び４１４における各Ｙ領域にＹ
データをＰＣＩバス１５０を介して転送する。ＣＰＵ１
１０は、Ｙデータを、コンポーネントＹＵＶモードで、
かつ、システムメモリ１６０内のページモードアクセス
の場合と同様のＰＣＩバーストサイクル（クロック）で
転送する。しかし、ディスプレイコントローラ３２０
は、図４に示すように、画素順次のフォーマットで受け
入れられた（変換された）Ｙデータをディスプレイメモ
リ１３０内に格納する。
【００４３】ディスプレイコントローラ３２０は、入力
Ｙデータについてアドレス変換を行うことにより、受け
入れられたＹデータを１バイト単位に、ラインに沿って
連続する奇数バイトの位置に配置する。これにより、ホ
ストＣＰＵがディスプレイメモリ１３０に対して連続的
なコンポーネントＹＵＶ配列に含まれるＹデータを転送
するのにも拘わらず、実際には、Ｙデータは、画素順次
のフォーマットでディスプレイメモリ１３０に格納され
る。
Ｙデータについてアドレス変換を行うことにより、受け
入れられたＹデータを１バイト単位に、ラインに沿って
連続する奇数バイトの位置に配置する。これにより、ホ
ストＣＰＵがディスプレイメモリ１３０に対して連続的
なコンポーネントＹＵＶ配列に含まれるＹデータを転送
するのにも拘わらず、実際には、Ｙデータは、画素順次
のフォーマットでディスプレイメモリ１３０に格納され
る。
【００４４】同様に、Ｕ及びＶデータは、ホストＣＰＵ
１１０からディスプレイメモリ１３０に転送されたと
き、ディスプレイコントローラ３２０によって画素順次
のフォーマットで格納される。ディスプレイコントロー
ラ３２０は、図４に示すように、１つ置きの走査線単位
における４番目のバイト毎の位置（２番目のバイトの位
置を先頭とする）にＵデータを配置する。同様に、ディ
スプレイコントローラ３２０は、図４に示すように、１
つ置きの走査線単位における４番目のバイト毎の位置
（４番目のバイトの位置を先頭とする）にＶデータを配
置する。
１１０からディスプレイメモリ１３０に転送されたと
き、ディスプレイコントローラ３２０によって画素順次
のフォーマットで格納される。ディスプレイコントロー
ラ３２０は、図４に示すように、１つ置きの走査線単位
における４番目のバイト毎の位置（２番目のバイトの位
置を先頭とする）にＵデータを配置する。同様に、ディ
スプレイコントローラ３２０は、図４に示すように、１
つ置きの走査線単位における４番目のバイト毎の位置
（４番目のバイトの位置を先頭とする）にＶデータを配
置する。
【００４５】図４は、ディスプレイメモリ１３０に対し
てＣＣＩＲ６０１（ＹＵＶ４：２：２）のフォーマット
で３ラインのＹＵＶデータを書き込むためのフォーマッ
トを示す。図４で示すＹＵＶデータは、Ｙａ，ｂ（又は
Ｖａ，ｂ又はＵａ，ｂ）の形態で表現されており、ここ
で、ａは垂直方向の位置（ライン番号）を表し、ｂは水
平方向の位置を表す。図５は、システムメモリ１６０内
におけるＹＵＶソースデータの配置を示す。
てＣＣＩＲ６０１（ＹＵＶ４：２：２）のフォーマット
で３ラインのＹＵＶデータを書き込むためのフォーマッ
トを示す。図４で示すＹＵＶデータは、Ｙａ，ｂ（又は
Ｖａ，ｂ又はＵａ，ｂ）の形態で表現されており、ここ
で、ａは垂直方向の位置（ライン番号）を表し、ｂは水
平方向の位置を表す。図５は、システムメモリ１６０内
におけるＹＵＶソースデータの配置を示す。
【００４６】表示サイズとして解像度Ｘｒ×Ｙｒ画素
（Ｘｒは垂直方向の解像度、Ｙｒは水平方向の解像度）
を想定したとき、Ｙ、Ｕ及びＶデータの位置は、 Ｙａ，ｂ：この場合、ａ＝１からＸｒまでの範囲，ｂ＝
１からＹｒまでの範囲 Ｕａ，ｂ：この場合、ａ＝１からＸｒ／２までの範囲，
ｂ＝１からＹｒ／２までの範囲 Ｖａ，ｂ：この場合、ａ＝１からＸｒ／２までの範囲，
ｂ＝１からＹｒ／２までの範囲 従って、システムメモリ１６０における各Ｕ及びＶ平面
は、図４に示すように、ディスプレイメモリ１３０に２
回書き込まれることになる。図４は、３２ビットのディ
スプレイコントローラ５２０でバイト平面を使用してシ
ステムメモリ１６０からディスプレイメモリ１３０に３
ラインに関するＹＵＶ４：２：２データを書き込んだ状
態を示す。各ダブルワードのデータのアドレスは、図４
に示されており、ここに、 Ｓ：ビデオ・ウィンドウ・バッファ（２０２又は２０
３）の先頭アドレス Ｐ：ダブルワードにおけるウィンドウ・ライン・オフセ
ット ｎ：Ｘｒ／２（ビデオ・ウィンドウ幅の１／２） である。
（Ｘｒは垂直方向の解像度、Ｙｒは水平方向の解像度）
を想定したとき、Ｙ、Ｕ及びＶデータの位置は、 Ｙａ，ｂ：この場合、ａ＝１からＸｒまでの範囲，ｂ＝
１からＹｒまでの範囲 Ｕａ，ｂ：この場合、ａ＝１からＸｒ／２までの範囲，
ｂ＝１からＹｒ／２までの範囲 Ｖａ，ｂ：この場合、ａ＝１からＸｒ／２までの範囲，
ｂ＝１からＹｒ／２までの範囲 従って、システムメモリ１６０における各Ｕ及びＶ平面
は、図４に示すように、ディスプレイメモリ１３０に２
回書き込まれることになる。図４は、３２ビットのディ
スプレイコントローラ５２０でバイト平面を使用してシ
ステムメモリ１６０からディスプレイメモリ１３０に３
ラインに関するＹＵＶ４：２：２データを書き込んだ状
態を示す。各ダブルワードのデータのアドレスは、図４
に示されており、ここに、 Ｓ：ビデオ・ウィンドウ・バッファ（２０２又は２０
３）の先頭アドレス Ｐ：ダブルワードにおけるウィンドウ・ライン・オフセ
ット ｎ：Ｘｒ／２（ビデオ・ウィンドウ幅の１／２） である。
【００４７】システムメモリ１１０からのＹＵＶのソー
スデータは、図５に示すように格納される。システムメ
モリ１１０内において、ＹＵＶデータは、図６Ａに示す
従来と同様の形態で、分離されたＹ、Ｕ及びＶ領域７０
１、７０２及び７０３に格納されている。
スデータは、図５に示すように格納される。システムメ
モリ１１０内において、ＹＵＶデータは、図６Ａに示す
従来と同様の形態で、分離されたＹ、Ｕ及びＶ領域７０
１、７０２及び７０３に格納されている。
【００４８】図４は、ディスプレイコントローラ３２０
によってディスプレイメモリ１３０の内容がどのように
現されるかを示す。ホストＣＰＵは、Ｙ、Ｕ及びＶデー
タをＰＣＩバス１５０を通じてコンポーネントＹＵＶモ
ードで格納するが、最初のＹデータ（１フレーム間）と
それに続くＶデータ（１フレーム間）及びＵデータを
（１フレーム間）を隣接して転送すべく、Ｙ、Ｕ及びＶ
データを４番目の領域を通じてディスプレイメモリ１３
０に書き込む。このような転送技術は、ホストＣＰＵ１
１０がシステムメモリ１２０からＰＣＩバーストサイク
ルモードと同様のページモードの読出しサイクルを利用
することを許容する。
によってディスプレイメモリ１３０の内容がどのように
現されるかを示す。ホストＣＰＵは、Ｙ、Ｕ及びＶデー
タをＰＣＩバス１５０を通じてコンポーネントＹＵＶモ
ードで格納するが、最初のＹデータ（１フレーム間）と
それに続くＶデータ（１フレーム間）及びＵデータを
（１フレーム間）を隣接して転送すべく、Ｙ、Ｕ及びＶ
データを４番目の領域を通じてディスプレイメモリ１３
０に書き込む。このような転送技術は、ホストＣＰＵ１
１０がシステムメモリ１２０からＰＣＩバーストサイク
ルモードと同様のページモードの読出しサイクルを利用
することを許容する。
【００４９】ホストＣＰＵがデータを４番目の領域に書
き込んでいる間に、ディスプレイコントローラ３２０
は、受け入れられたＹデータを自動的に２バイト毎に取
り出して、それらのデータを図４に示すＢＹＴＥ０とＢ
ＹＴＥ１のバイト領域に書き込む。ディスプレイメモリ
１３０は、ダブルワードベース（例えば一度に４バイ
ト）で読み出される。従来においては、ダブルワードの
各バイトをバイトレーンとして読み出すことが知られて
いる。即ち、６４ビットグラフィックコントローラは、
連続したアドレスに２つのダブルワードを含むように、
また、それらの中に４バイト領域を有するように意図さ
れている。従来におけるＩＢＭのＥＧＡ／ＶＧＡコント
ローラは、バイト平面のようなバイトレーンに当てはめ
るようにしている。
き込んでいる間に、ディスプレイコントローラ３２０
は、受け入れられたＹデータを自動的に２バイト毎に取
り出して、それらのデータを図４に示すＢＹＴＥ０とＢ
ＹＴＥ１のバイト領域に書き込む。ディスプレイメモリ
１３０は、ダブルワードベース（例えば一度に４バイ
ト）で読み出される。従来においては、ダブルワードの
各バイトをバイトレーンとして読み出すことが知られて
いる。即ち、６４ビットグラフィックコントローラは、
連続したアドレスに２つのダブルワードを含むように、
また、それらの中に４バイト領域を有するように意図さ
れている。従来におけるＩＢＭのＥＧＡ／ＶＧＡコント
ローラは、バイト平面のようなバイトレーンに当てはめ
るようにしている。
【００５０】ディスプレイコントローラ３２０は、ホス
トＣＰＵによって供給されたアドレスを受け、そのアド
レスを１ビットシフトし、それにより、ＰＣＩバスから
のソースデータのワードを受け取り、その結果データを
ディスプレイメモリ１３０内の実際の物理的アドレスに
格納する。各アドレスは、ディスプレイメモリ１３０に
満杯に、かつ一列に整列されたダブルワード若しくは４
バイトのデータから得る。他に採りうる実施の形態とし
ては、他のより大きなバス及び（又は）メモリ幅を使用
することであり、そのディスプレイメモリのメモリ幅と
しては６４ビットの大きさ（並列の２ダブルワード）が
考えられる。
トＣＰＵによって供給されたアドレスを受け、そのアド
レスを１ビットシフトし、それにより、ＰＣＩバスから
のソースデータのワードを受け取り、その結果データを
ディスプレイメモリ１３０内の実際の物理的アドレスに
格納する。各アドレスは、ディスプレイメモリ１３０に
満杯に、かつ一列に整列されたダブルワード若しくは４
バイトのデータから得る。他に採りうる実施の形態とし
ては、他のより大きなバス及び（又は）メモリ幅を使用
することであり、そのディスプレイメモリのメモリ幅と
しては６４ビットの大きさ（並列の２ダブルワード）が
考えられる。
【００５１】ＹＵＶ４：２：２データの各ダブルワード
は、連続するダブルワードの平面に応じて拡がる。各ダ
ブルワードの最初のバイト（ＢＹＴＥ０）には、平面内
の１番目の輝度（Ｙ）データが配置される。各ダブルワ
ードの２番目のバイト（ＢＹＴＥ１）には、平面内の２
番目の輝度（Ｙ）データが配置される。３番目のバイト
（ＢＹＴＥ２）には、平面内の色データ（Ｖ）が配置さ
れる。最後のバイト（ＢＹＴＥ３）には、平面内の色デ
ータ（Ｕ）が配置される。ＰＣＩバス１５０からのデー
タが４番目の領域を通じてディスプレイメモリ１３０に
書き込まれたとき、ディスプレイコントローラ３２０
は、メモリ書込みが、図２に示すように、４Ｍバイトビ
デオ領域の特定の１Ｍバイト領域に相当する領域におけ
る先頭の５１２ｋバイトのアドレス領域において発生し
ていることを認識する。その領域内のアドレスがメモリ
コントローラ５２０によって認識されたとき、ディスプ
レイコントローラ３２０内のバスインターフェース装置
５２５は、ＰＣＩバス１５０からのデータを２バイト毎
（あるいはダブルワード毎）に受け取る。
は、連続するダブルワードの平面に応じて拡がる。各ダ
ブルワードの最初のバイト（ＢＹＴＥ０）には、平面内
の１番目の輝度（Ｙ）データが配置される。各ダブルワ
ードの２番目のバイト（ＢＹＴＥ１）には、平面内の２
番目の輝度（Ｙ）データが配置される。３番目のバイト
（ＢＹＴＥ２）には、平面内の色データ（Ｖ）が配置さ
れる。最後のバイト（ＢＹＴＥ３）には、平面内の色デ
ータ（Ｕ）が配置される。ＰＣＩバス１５０からのデー
タが４番目の領域を通じてディスプレイメモリ１３０に
書き込まれたとき、ディスプレイコントローラ３２０
は、メモリ書込みが、図２に示すように、４Ｍバイトビ
デオ領域の特定の１Ｍバイト領域に相当する領域におけ
る先頭の５１２ｋバイトのアドレス領域において発生し
ていることを認識する。その領域内のアドレスがメモリ
コントローラ５２０によって認識されたとき、ディスプ
レイコントローラ３２０内のバスインターフェース装置
５２５は、ＰＣＩバス１５０からのデータを２バイト毎
（あるいはダブルワード毎）に受け取る。
【００５２】ＹデータがＰＣＩバス１５０を通じて送ら
れるとき、そのダブルワードの最初の２バイトは、ディ
スプレイメモリ１３０のアドレスＳオフセット０のアド
レスに送られる。次の２バイトは、そのダブルワードか
ら取り出され、２回目のメモリサイクルは、オフセット
が１だけ増加したアドレスに対して行われ、前記次の２
バイトは、図４に示すように、ディスプレイメモリ１３
０の次のダブルワードのアドレスに書き込まれる。
れるとき、そのダブルワードの最初の２バイトは、ディ
スプレイメモリ１３０のアドレスＳオフセット０のアド
レスに送られる。次の２バイトは、そのダブルワードか
ら取り出され、２回目のメモリサイクルは、オフセット
が１だけ増加したアドレスに対して行われ、前記次の２
バイトは、図４に示すように、ディスプレイメモリ１３
０の次のダブルワードのアドレスに書き込まれる。
【００５３】そして、ＰＣＩバス１５０からの５１２ｋ
バイトのアドレス領域は、ディスプレイメモリ１３０の
１Ｍバイトに値する直接の割り付け、あるいは実質的に
４つの２５６ｋバイトの平面（又はバイトレーン）のメ
モリの直接の割り付けが行われるように効果的に２倍に
拡大される。これにより、各平面又はバイトレーンは、
１Ｍバイトのリニアアドレス領域を有することとなる。
しかしながら、ダブルワードのひとかたまりのアドレス
は、１Ｍバイトを４つに分けられたものであり、また、
各バイトレーン又はバイト平面は、２５６ｋバイトのダ
ブルワードアドレスである。従って、４つのバイト平面
は、図２に示すように、共に１Ｍバイトの価値を有する
リニアバイトの形態を有する。
バイトのアドレス領域は、ディスプレイメモリ１３０の
１Ｍバイトに値する直接の割り付け、あるいは実質的に
４つの２５６ｋバイトの平面（又はバイトレーン）のメ
モリの直接の割り付けが行われるように効果的に２倍に
拡大される。これにより、各平面又はバイトレーンは、
１Ｍバイトのリニアアドレス領域を有することとなる。
しかしながら、ダブルワードのひとかたまりのアドレス
は、１Ｍバイトを４つに分けられたものであり、また、
各バイトレーン又はバイト平面は、２５６ｋバイトのダ
ブルワードアドレスである。従って、４つのバイト平面
は、図２に示すように、共に１Ｍバイトの価値を有する
リニアバイトの形態を有する。
【００５４】ディスプレイメモリ１３０における４Ｍバ
イト領域を４つの１Ｍバイト領域に分割することは、デ
ィスプレイコントローラ３２０内のハードウェアにとっ
て更に有利となる。ところで、本発明の技術的思想の範
囲では、１つの隣接する領域のアドレスを提供する。そ
の領域は、例えば、割り付けられた最初の２Ｍバイトの
領域は、物理的メモリの４Ｍバイトに相当する。しかし
ながら、ディスプレイメモリが物理的メモリの１Ｍバイ
ト程度で構成されているのであれば、４つのバイトレー
ンが提示される。
イト領域を４つの１Ｍバイト領域に分割することは、デ
ィスプレイコントローラ３２０内のハードウェアにとっ
て更に有利となる。ところで、本発明の技術的思想の範
囲では、１つの隣接する領域のアドレスを提供する。そ
の領域は、例えば、割り付けられた最初の２Ｍバイトの
領域は、物理的メモリの４Ｍバイトに相当する。しかし
ながら、ディスプレイメモリが物理的メモリの１Ｍバイ
ト程度で構成されているのであれば、４つのバイトレー
ンが提示される。
【００５５】ディスプレイコントローラ３２０での演算
の一例を示す。例えば、ディスプレイメモリ１３０は、
１Ｍバイトのディスプレイメモリを有し、ディスプレイ
コントローラ３２０は、画素深度（階調）が８ビット／
画素の１０２４×７６８のグラフィクスモードで演算を
行う。３５２×２４０画素の解像度を有するビデオ画像
は、ホストＣＰＵ１１０でのソフトウェア処理によって
ＹＵＶデータに復号化されて、図６Ａに示すように、シ
ステムメモリ１６０に格納される。
の一例を示す。例えば、ディスプレイメモリ１３０は、
１Ｍバイトのディスプレイメモリを有し、ディスプレイ
コントローラ３２０は、画素深度（階調）が８ビット／
画素の１０２４×７６８のグラフィクスモードで演算を
行う。３５２×２４０画素の解像度を有するビデオ画像
は、ホストＣＰＵ１１０でのソフトウェア処理によって
ＹＵＶデータに復号化されて、図６Ａに示すように、シ
ステムメモリ１６０に格納される。
【００５６】この例でのＹ値の数は、３５２×２４０又
は８４４８０バイト（８ビット／Ｙサンプル）である。
Ｕ及びＶバイトの数は、各々１７６×１２０又は２１１
２０であり、各Ｙ値の２×２ブロックの中に一対のＵ、
Ｖがある。ビデオウィンドウラインのオフセットは、各
ビデオライン間の任意のサイズを表し、望ましくは、ビ
デオウィンドウイメージのライン長と同じ数かあるいは
それよりも大きい数である。この例では、１ライン長
は、実際の３５２画素のライン長が必要とする長さより
も８バイト長い、例えば３６０バイトが選ばれる。
は８４４８０バイト（８ビット／Ｙサンプル）である。
Ｕ及びＶバイトの数は、各々１７６×１２０又は２１１
２０であり、各Ｙ値の２×２ブロックの中に一対のＵ、
Ｖがある。ビデオウィンドウラインのオフセットは、各
ビデオライン間の任意のサイズを表し、望ましくは、ビ
デオウィンドウイメージのライン長と同じ数かあるいは
それよりも大きい数である。この例では、１ライン長
は、実際の３５２画素のライン長が必要とする長さより
も８バイト長い、例えば３６０バイトが選ばれる。
【００５７】ウィンドウの先頭アドレスは、ディスプレ
イメモリ内でビデオバッファがどの位置に配置されるか
を示す。この例では、ディスプレイメモリ１３０のため
の１Ｍバイトの物理的ＤＲＡＭであり、表示解像度は、
画素深度が８バイトのグラフィクスモードで１０２４×
７６８画素である。これにより、ディスプレイメモリ１
２０における実際のグラフィクス部分は、ディスプレイ
メモリ１３０の最初の７６８ｋバイトを占有し、その７
６８ｋバイトを越える有効な残存部分がビデオバッファ
である。
イメモリ内でビデオバッファがどの位置に配置されるか
を示す。この例では、ディスプレイメモリ１３０のため
の１Ｍバイトの物理的ＤＲＡＭであり、表示解像度は、
画素深度が８バイトのグラフィクスモードで１０２４×
７６８画素である。これにより、ディスプレイメモリ１
２０における実際のグラフィクス部分は、ディスプレイ
メモリ１３０の最初の７６８ｋバイトを占有し、その７
６８ｋバイトを越える有効な残存部分がビデオバッファ
である。
【００５８】そして、ディスプレイコントローラ３２０
は、表示画像のビデオ部分とグラフィクス部分のために
ディスプレイメモリ１３０において２つに分離された領
域を読み出す。２つの領域は、異なる色空間（例えばグ
ラフィクスのための８ビット／画素やビデオのための２
４ビット／画素）であり、これは、従来技術として知ら
れている。ＹＵＶデータがディスプレイメモリ１３０に
転送されるとき、１つのフレームの最初のＹアドレス
は、２つ（７６８ｋバイト／２）に分離されたウィンド
ウ先頭アドレスに設定される。この領域において、最初
の５１２ｋバイトのＹ値のアドレス空間は、アドレス変
換処理によって効果的に２つの領域に拡張、さらには１
ｋバイトのアドレス空間が付加されて拡張される。これ
により、ディスプレイコントローラは、ＰＣＩバス１５
０からのアドレスをアドレス変換処理を通じて正確にフ
レームバッファが指示されるように２つに分離する。
は、表示画像のビデオ部分とグラフィクス部分のために
ディスプレイメモリ１３０において２つに分離された領
域を読み出す。２つの領域は、異なる色空間（例えばグ
ラフィクスのための８ビット／画素やビデオのための２
４ビット／画素）であり、これは、従来技術として知ら
れている。ＹＵＶデータがディスプレイメモリ１３０に
転送されるとき、１つのフレームの最初のＹアドレス
は、２つ（７６８ｋバイト／２）に分離されたウィンド
ウ先頭アドレスに設定される。この領域において、最初
の５１２ｋバイトのＹ値のアドレス空間は、アドレス変
換処理によって効果的に２つの領域に拡張、さらには１
ｋバイトのアドレス空間が付加されて拡張される。これ
により、ディスプレイコントローラは、ＰＣＩバス１５
０からのアドレスをアドレス変換処理を通じて正確にフ
レームバッファが指示されるように２つに分離する。
【００５９】３５２バイトのＹデータは、１ラインに沿
って書き込まれる。これにより、アドレス領域は、｛７
６８ｋバイト／２｝から｛７６８ｋバイト／２＋３５
１｝となる。ビデオバッファ空間のウィンドウラインの
アドレスオフセットは、Ｙデータを次のラインの先頭か
ら与えるために、先のラインの先頭アドレスに付加され
る。この処理は、この例におけるビデオウィンドウの大
きさ、即ち、２４０ラインだけ続けられる。
って書き込まれる。これにより、アドレス領域は、｛７
６８ｋバイト／２｝から｛７６８ｋバイト／２＋３５
１｝となる。ビデオバッファ空間のウィンドウラインの
アドレスオフセットは、Ｙデータを次のラインの先頭か
ら与えるために、先のラインの先頭アドレスに付加され
る。この処理は、この例におけるビデオウィンドウの大
きさ、即ち、２４０ラインだけ続けられる。
【００６０】次に、Ｖデータは、アドレス｛７６８ｋバ
イト／４＋５１２ｋバイト｝から書き込まれる。１ライ
ンのＶデータは、例えば１７６ｋバイト分書き込まれ
る。そして、そのウィンドウラインのアドレスオフセッ
ト（例えば３６０バイト）は、後でＶデータが満たされ
る１ブランクを残すために、ビデオデータの１ラインを
スキップさせた先頭アドレスに向かって２回更新され
る。これにより、１２０ラインのＶデータは、図４に示
すように、ディスプレイメモリ１３０における１つ置き
のラインに満たされることになる。
イト／４＋５１２ｋバイト｝から書き込まれる。１ライ
ンのＶデータは、例えば１７６ｋバイト分書き込まれ
る。そして、そのウィンドウラインのアドレスオフセッ
ト（例えば３６０バイト）は、後でＶデータが満たされ
る１ブランクを残すために、ビデオデータの１ラインを
スキップさせた先頭アドレスに向かって２回更新され
る。これにより、１２０ラインのＶデータは、図４に示
すように、ディスプレイメモリ１３０における１つ置き
のラインに満たされることになる。
【００６１】Ｕデータは、上述したＶデータの場合と同
様の手法、即ち、後で補間されるＶデータの空白部分を
１ライン置きに残すように、アドレス｛７６８ｋバイト
／４＋（５１２ｋバイト＋２５６ｋバイト＋７６８ｋバ
イト）｝から書き込まれる。
様の手法、即ち、後で補間されるＶデータの空白部分を
１ライン置きに残すように、アドレス｛７６８ｋバイト
／４＋（５１２ｋバイト＋２５６ｋバイト＋７６８ｋバ
イト）｝から書き込まれる。
【００６２】ＹＵＶデータのコンポーネントＹＵＶデー
タから画素順次の記録フォーマットへの変換によって、
ディスプレイコントローラ３２０は、ホストＣＰＵでの
細かいサイクルによる煩雑な処理を緩和させる。更に、
本発明の技術は、今まで使われていなかったディスプレ
イメモリのアドレス領域を利用するため、ディスプレイ
コントローラ３２０は、ＰＣＩバス標準並びにディスプ
レイコントローラのソフトウェア及びハードウェアでの
適合性（相性）をそのまま引き継ぐことになる。
タから画素順次の記録フォーマットへの変換によって、
ディスプレイコントローラ３２０は、ホストＣＰＵでの
細かいサイクルによる煩雑な処理を緩和させる。更に、
本発明の技術は、今まで使われていなかったディスプレ
イメモリのアドレス領域を利用するため、ディスプレイ
コントローラ３２０は、ＰＣＩバス標準並びにディスプ
レイコントローラのソフトウェア及びハードウェアでの
適合性（相性）をそのまま引き継ぐことになる。
【００６３】図３は、ディスプレイコントローラ３２０
のブロック図である。本発明の構成及び方法は、ディス
プレイコントローラ３２０の１つあるいはそれ以上の構
成要素によって具現される。本実施の形態に係るディス
プレイコントローラ３２０は、ＢＩＴＢＬＩＴエンジン
５１３、Ｉ2 Ｃポート５１４、ＣＲＴＣ／ディスプレイ
・パイプライン５１５及びメモリコントローラ５２０で
構成されている。これらの各構成要素は、メモリコント
ローラ５２０を通じてディスプレイメモリ１３０にデー
タを転送する。
のブロック図である。本発明の構成及び方法は、ディス
プレイコントローラ３２０の１つあるいはそれ以上の構
成要素によって具現される。本実施の形態に係るディス
プレイコントローラ３２０は、ＢＩＴＢＬＩＴエンジン
５１３、Ｉ2 Ｃポート５１４、ＣＲＴＣ／ディスプレイ
・パイプライン５１５及びメモリコントローラ５２０で
構成されている。これらの各構成要素は、メモリコント
ローラ５２０を通じてディスプレイメモリ１３０にデー
タを転送する。
【００６４】図３において、コントローラ３２０は、シ
ステムバス（ＰＣＩバス）１５０を通じてホストＣＰＵ
に接続されている。メモリ構成のレジスタ５１１は、デ
ィスプレイメモリ１３０の構成を示すデータ値を格納す
る。このようなデータ値は、リセット時にＢＩＯＳ・Ｒ
ＯＭ５６０から読み込まれ、あるいはホストＣＰＵでプ
ログラムされる。メモリ構成のレジスタ内のデータ値
は、ディスプレイメモリ１３０内のビデオバッファ２０
２及び２０３の位置を示す。メモリコントローラ５１２
は、ディスプレイメモリ１３０のメモリアドレスに転送
されるＸＹ座標のビットブロックを転送するために、こ
れらのデータ値を利用する。
ステムバス（ＰＣＩバス）１５０を通じてホストＣＰＵ
に接続されている。メモリ構成のレジスタ５１１は、デ
ィスプレイメモリ１３０の構成を示すデータ値を格納す
る。このようなデータ値は、リセット時にＢＩＯＳ・Ｒ
ＯＭ５６０から読み込まれ、あるいはホストＣＰＵでプ
ログラムされる。メモリ構成のレジスタ内のデータ値
は、ディスプレイメモリ１３０内のビデオバッファ２０
２及び２０３の位置を示す。メモリコントローラ５１２
は、ディスプレイメモリ１３０のメモリアドレスに転送
されるＸＹ座標のビットブロックを転送するために、こ
れらのデータ値を利用する。
【００６５】ディスプレイコントローラ３２０には、Ｂ
ＩＴＢＬＩＴエンジン５１３として知られている機構を
設置することができる。ディスプレイコントローラ３２
０内に設置されているＢＩＴＢＬＩＴエンジン５１３
は、操作中にビット・アラインド・ブロック転送として
知られているディスプレイメモリ１３０のある部分から
他の部分へのデータブロックの高速転送を許容する。
ＩＴＢＬＩＴエンジン５１３として知られている機構を
設置することができる。ディスプレイコントローラ３２
０内に設置されているＢＩＴＢＬＩＴエンジン５１３
は、操作中にビット・アラインド・ブロック転送として
知られているディスプレイメモリ１３０のある部分から
他の部分へのデータブロックの高速転送を許容する。
【００６６】ビット・アラインド・ブロック転送（ＢＩ
ＴＢＬＩＴ）は、任意サイズの矩形画像をディスプレイ
のある部分から他の部分へと移動させる、即ち、いくつ
かの論理演算でデータを目的とする場所（複写先）に書
き込むというデータ処理を行うためのメカ二ズムを提供
する一般的な演算子である。例えば、ＯＲ演算は、背景
としてのグラフィカル画像を保持するために行われる。
この演算は、ＢＩＴＢＬＩＴエンジン５１３によって行
われる。この能力を備えたディスプレイコントローラ３
２０は、ＢＩＴＢＬＩＴエンジンやＢＩＴＢＬＩＴアク
セレレータを備えたディスプレイコントローラとして参
照される。
ＴＢＬＩＴ）は、任意サイズの矩形画像をディスプレイ
のある部分から他の部分へと移動させる、即ち、いくつ
かの論理演算でデータを目的とする場所（複写先）に書
き込むというデータ処理を行うためのメカ二ズムを提供
する一般的な演算子である。例えば、ＯＲ演算は、背景
としてのグラフィカル画像を保持するために行われる。
この演算は、ＢＩＴＢＬＩＴエンジン５１３によって行
われる。この能力を備えたディスプレイコントローラ３
２０は、ＢＩＴＢＬＩＴエンジンやＢＩＴＢＬＩＴアク
セレレータを備えたディスプレイコントローラとして参
照される。
【００６７】本発明のディスプレイコントローラ３２０
におけるＢＩＴＢＬＩＴエンジン５１３は、他の目的に
使用するなどのように、ディスプレイコントローラ３２
０内に将来の標準として備わっており、垂直方向への書
き入れを行うためにＵ及びＶデータを複製するように構
成されている。従来の図６Ｃを参照して示すように、本
発明におけるディスプレイコントローラ３２０のＢＩＴ
ＢＬＩＴエンジン５１３は、ライン１の画素順次のＹＵ
Ｖデータをディスプレイメモリ１３０に含まれるライン
２に複写する。
におけるＢＩＴＢＬＩＴエンジン５１３は、他の目的に
使用するなどのように、ディスプレイコントローラ３２
０内に将来の標準として備わっており、垂直方向への書
き入れを行うためにＵ及びＶデータを複製するように構
成されている。従来の図６Ｃを参照して示すように、本
発明におけるディスプレイコントローラ３２０のＢＩＴ
ＢＬＩＴエンジン５１３は、ライン１の画素順次のＹＵ
Ｖデータをディスプレイメモリ１３０に含まれるライン
２に複写する。
【００６８】バイトマスクは、ＢＩＴＢＬＩＴ演算での
複写先の領域におけるデータのいくつかのバイトをダブ
ルワード単位上の他のバイトから個別的にプロテクトす
るために利用される。これにより、ＢＩＴＢＬＩＴエン
ジン５１３は、複写元から複写先に送られる各ダブルワ
ードの１番目のバイトと３番目のバイト（即ち、Ｙ値）
を複写先に実質的に上書きせずに、２番目のバイトと４
番目のバイトのみを実質的に上書きするという演算を行
う。
複写先の領域におけるデータのいくつかのバイトをダブ
ルワード単位上の他のバイトから個別的にプロテクトす
るために利用される。これにより、ＢＩＴＢＬＩＴエン
ジン５１３は、複写元から複写先に送られる各ダブルワ
ードの１番目のバイトと３番目のバイト（即ち、Ｙ値）
を複写先に実質的に上書きせずに、２番目のバイトと４
番目のバイトのみを実質的に上書きするという演算を行
う。
【００６９】隣接するラインにＵ及びＶ（色差）値を複
写することは、ＭＰＥＧデータを完全に復号化する上で
十分な処理である。人間の目は、色に対する感度が輝度
よりも高くないため、Ｕ及びＶデータの複写（又は補
間）によって、いくつかの色歪みが発生したとしても、
表示画面上で目立つことはない。
写することは、ＭＰＥＧデータを完全に復号化する上で
十分な処理である。人間の目は、色に対する感度が輝度
よりも高くないため、Ｕ及びＶデータの複写（又は補
間）によって、いくつかの色歪みが発生したとしても、
表示画面上で目立つことはない。
【００７０】他に採りうる実施の形態においては、Ｕ及
びＶデータは、上述した技術を用いて水平方向に複写さ
れる。２番目のＢＩＴＢＬＩＴ演算において、隣接する
ライン（複写元）からのＵ及びＶデータが、その複写さ
れたＵ及びＶデータ（複写先）と合成されることによっ
て、補間されたＵ及びＶ値が作成され、書き込まれる。
びＶデータは、上述した技術を用いて水平方向に複写さ
れる。２番目のＢＩＴＢＬＩＴ演算において、隣接する
ライン（複写元）からのＵ及びＶデータが、その複写さ
れたＵ及びＶデータ（複写先）と合成されることによっ
て、補間されたＵ及びＶ値が作成され、書き込まれる。
【００７１】ホストＣＰＵにおけるソフトウェアのＭＰ
ＥＧ復号化演算処理は、Ｕ及びＶデータの単一フレーム
への転送を終えたとき、ＰＣＩバス１５０を通じてディ
スプレイコントローラに３２０にそのデータ転送が完了
したことを示す信号を発生する。そのとき、ディスプレ
イコントローラ３２０は、ＢＩＴＢＬＩＴエンジン５１
３に対して色差データ（Ｕ、Ｖ）を１つ置きの走査線に
複写を行うことを指令する。このＢＩＴＢＬＩＴ演算
は、ホストＣＰＵでの次のフレームのためのデータの並
び替え及び復号処理と並行して行われ、これによって、
ビデオ再生動作ためのより高度のビットの操作支援を提
供する。
ＥＧ復号化演算処理は、Ｕ及びＶデータの単一フレーム
への転送を終えたとき、ＰＣＩバス１５０を通じてディ
スプレイコントローラに３２０にそのデータ転送が完了
したことを示す信号を発生する。そのとき、ディスプレ
イコントローラ３２０は、ＢＩＴＢＬＩＴエンジン５１
３に対して色差データ（Ｕ、Ｖ）を１つ置きの走査線に
複写を行うことを指令する。このＢＩＴＢＬＩＴ演算
は、ホストＣＰＵでの次のフレームのためのデータの並
び替え及び復号処理と並行して行われ、これによって、
ビデオ再生動作ためのより高度のビットの操作支援を提
供する。
【００７２】そのＢＩＴＢＬＩＴ演算が完了したとき、
ＢＩＴＢＬＩＴエンジン５１３は、それに同期して、メ
モリコントローラ５２０に対してディスプレイメモリ１
３０のビデオバッファ２０２及び２０３間の切り替えを
行うための指令を出す。これにより、ディスプレイコン
トローラ３２０でのディスプレイ１８０に対する読出し
データの出力のための正確な切り替え動作が継続され
る。仮に、ディスプレイコントローラ３２０がホストＣ
ＰＵからの完了信号に基づいてビデオバッファ２０２及
び２０３の切り替えを行うのであれば、出力データはゆ
がめられ、ディスプレイコントローラ３２０は、ビデオ
バッファ２０２及び２０３内のそのゆがめられたデータ
に基づいてＢＩＴＢＬＩＴ演算を行うことになる。
ＢＩＴＢＬＩＴエンジン５１３は、それに同期して、メ
モリコントローラ５２０に対してディスプレイメモリ１
３０のビデオバッファ２０２及び２０３間の切り替えを
行うための指令を出す。これにより、ディスプレイコン
トローラ３２０でのディスプレイ１８０に対する読出し
データの出力のための正確な切り替え動作が継続され
る。仮に、ディスプレイコントローラ３２０がホストＣ
ＰＵからの完了信号に基づいてビデオバッファ２０２及
び２０３の切り替えを行うのであれば、出力データはゆ
がめられ、ディスプレイコントローラ３２０は、ビデオ
バッファ２０２及び２０３内のそのゆがめられたデータ
に基づいてＢＩＴＢＬＩＴ演算を行うことになる。
【００７３】ビデオバッファの切り替え動作は、ホスト
ＣＰＵ１０１によって行われ得る。しかしながら、この
ような技術においては、ホストＣＰＵは、ディスプレイ
コントローラ３２０に対して、ＢＩＴＢＬＩＴ演算によ
るＵ及びＶデータの複写がいつ行われたかを定期的に問
い合わせをして、ビデオバッファ２０２及び２０３の切
り替え指令を行なう必要がある。このように、ディスプ
レイコントローラ３２０は、該ホストＣＰＵ１１０をよ
り一層、他のタスク（処理）から解放する。ホストＣＰ
Ｕ１１０は、該ホストＣＰＵ１１０がビデオバッファ２
０２及び２０３のいずれかにデータを書き込む際の準備
段階において、ビデオバッファ２０２及び２０３をチェ
ックするだけでよい。このとき、ホストＣＰＵ１１０
は、有効なビデオバッファを確認するためにチェックす
ることになる。
ＣＰＵ１０１によって行われ得る。しかしながら、この
ような技術においては、ホストＣＰＵは、ディスプレイ
コントローラ３２０に対して、ＢＩＴＢＬＩＴ演算によ
るＵ及びＶデータの複写がいつ行われたかを定期的に問
い合わせをして、ビデオバッファ２０２及び２０３の切
り替え指令を行なう必要がある。このように、ディスプ
レイコントローラ３２０は、該ホストＣＰＵ１１０をよ
り一層、他のタスク（処理）から解放する。ホストＣＰ
Ｕ１１０は、該ホストＣＰＵ１１０がビデオバッファ２
０２及び２０３のいずれかにデータを書き込む際の準備
段階において、ビデオバッファ２０２及び２０３をチェ
ックするだけでよい。このとき、ホストＣＰＵ１１０
は、有効なビデオバッファを確認するためにチェックす
ることになる。
【００７４】このように、ソフトウェアによるＭＰＥＧ
復号器（復号化処理）は、ディスプレイコントローラ３
２０において、ビデオバッファ２０２及び２０３の一方
から、既に処理が完了したフレームのデータを再生して
いる間に、ビデオバッファ２０２及び２０３の他方を指
定してデータを書き込む。
復号器（復号化処理）は、ディスプレイコントローラ３
２０において、ビデオバッファ２０２及び２０３の一方
から、既に処理が完了したフレームのデータを再生して
いる間に、ビデオバッファ２０２及び２０３の他方を指
定してデータを書き込む。
【００７５】以上、本発明に係る実施の形態及び種々の
変形例を詳細に説明してきたが、本発明は、上述の実施
の形態に限らず、この発明の要旨を逸脱することなく、
種々の構成を採り得ることはもちろんである。
変形例を詳細に説明してきたが、本発明は、上述の実施
の形態に限らず、この発明の要旨を逸脱することなく、
種々の構成を採り得ることはもちろんである。
【００７６】
【発明の効果】以上説明したように、本発明に係るディ
スプレイコントローラ及び復号化支援方法によれば、ホ
ストＣＰＵで行われていたＭＰＥＧデータの復号化処理
のうち、負荷の高い処理をディスプレイコントローラ内
にて行うようにしているため、ホストＣＰＵでの処理を
緩和させ、高性能なＣＰＵの機能を最大限に活用でき
る。
スプレイコントローラ及び復号化支援方法によれば、ホ
ストＣＰＵで行われていたＭＰＥＧデータの復号化処理
のうち、負荷の高い処理をディスプレイコントローラ内
にて行うようにしているため、ホストＣＰＵでの処理を
緩和させ、高性能なＣＰＵの機能を最大限に活用でき
る。
【００７７】また、ディスプレイコントローラでのコン
ポーネントＹＵＶデータから画素順次のフォーマットへ
の変換処理を効率よく行うことができ、しかも、いまま
で予備とされていた記憶領域を有効利用するようにして
いるため、前記変換処理の効率化を図ることができる。
ポーネントＹＵＶデータから画素順次のフォーマットへ
の変換処理を効率よく行うことができ、しかも、いまま
で予備とされていた記憶領域を有効利用するようにして
いるため、前記変換処理の効率化を図ることができる。
【図１】本発明のディスプレイコントローラでソフトウ
ェア上のＭＰＥＧ復号化を行うコンピュータシステムの
各構成要素の配置を示すブロック図である。
ェア上のＭＰＥＧ復号化を行うコンピュータシステムの
各構成要素の配置を示すブロック図である。
【図２】ＹＵＶデータを格納するために、ＰＣＩが配置
される部分のメモリアドレスレンジを、図１に示すディ
スプレイメモリ１３０のアドレスレンジにて割り付けた
状態を示すメモリマップである。
される部分のメモリアドレスレンジを、図１に示すディ
スプレイメモリ１３０のアドレスレンジにて割り付けた
状態を示すメモリマップである。
【図３】図１に示すディスプレイコントローラ３２０の
一形態を示すブロック図である。
一形態を示すブロック図である。
【図４】図１に示すディスプレイメモリ１３０内での
Ｙ、Ｕ及びＶ成分の格納状態を示す図である。
Ｙ、Ｕ及びＶ成分の格納状態を示す図である。
【図５】図１に示すシステムメモリ１６０内でのＹ、Ｕ
及びＶデータの格納状態を示す図である。
及びＶデータの格納状態を示す図である。
【図６】図６Ａは、従来のソフトウェアによるＭＰＥＧ
復号化処理によって、Ｙ、Ｕ及びＶデータがシステムメ
モリに対してどのように格納されるかを示す図であり、
図６Ｂは、従来のソフトウェアによるＭＰＥＧ復号化処
理によって、Ｙ、Ｕ及びＶデータが画素順次形態でディ
スプレイメモリにどのように格納されるかを示す図であ
り、図６Ｃは、従来のソフトウェアによるＭＰＥＧ復号
化処理において必須とされるＵ及びＶデータのディスプ
レイメモリに対する垂直方向の書き入れによるＵ及びＶ
データの格納形態を示す図である。
復号化処理によって、Ｙ、Ｕ及びＶデータがシステムメ
モリに対してどのように格納されるかを示す図であり、
図６Ｂは、従来のソフトウェアによるＭＰＥＧ復号化処
理によって、Ｙ、Ｕ及びＶデータが画素順次形態でディ
スプレイメモリにどのように格納されるかを示す図であ
り、図６Ｃは、従来のソフトウェアによるＭＰＥＧ復号
化処理において必須とされるＵ及びＶデータのディスプ
レイメモリに対する垂直方向の書き入れによるＵ及びＶ
データの格納形態を示す図である。
【図７】マイクロプロセッサ、ＭＰＥＧデコーダ、ディ
スプレイコントローラ及びディスプレイメモリ間の関係
を示す従来のパーソナルコンピュータの概略ブロック図
である。
スプレイコントローラ及びディスプレイメモリ間の関係
を示す従来のパーソナルコンピュータの概略ブロック図
である。
１１０…ホストＣＰＵ １３０…ディスプレ
イメモリ １５０…ＰＣＩバス １６０…システムメ
モリ １８０…ディスプレイ ３２０…ディスプレ
イコントローラ ７０１…Ｙ領域 ７０２…Ｕ領域 ７０３…Ｖ領域
イメモリ １５０…ＰＣＩバス １６０…システムメ
モリ １８０…ディスプレイ ３２０…ディスプレ
イコントローラ ７０１…Ｙ領域 ７０２…Ｕ領域 ７０３…Ｖ領域
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ.
Claims (22)
- 【請求項１】データバスからＹＵＶ成分のフォーマット
によるビデオデータを受け取って、画素順次のフォーマ
ットによるビデオデータとしてディスプレイメモリに格
納するディスプレイコントローラであって、 データバスに接続され、ＹＵＶ成分のフォーマットによ
るビデオデータと予め決められたアドレス領域に対応す
るビデオデータのアドレスを受け取るバスインターフェ
ース手段と、 前記少なくとも１つのメモリ構造のレジスタと前記バス
インターフェース手段に接続され、ＹＵＶ成分のフォー
マットによるビデオデータと予め決められたアドレス領
域に対応するビデオデータのアドレスを受け取り、前記
ビデオデータをる画素順次のフォーマットでディスプレ
イメモリに格納するディスプレイメモリコントローラ
と、 を有することを特徴とするディスプレイコントローラ。 - 【請求項２】請求項１記載のディスプレイコントローラ
において、 前記ビデオデータは、輝度データと色差データを有し、 前記ＹＵＶ成分のフォーマットは、輝度データの第１隣
接ブロックと色差データの少なくとも第２隣接ブロック
を有することを特徴とするディスプレイコントローラ。 - 【請求項３】請求項２記載のディスプレイコントローラ
において、 前記ディスプレイメモリコントローラは、輝度データの
第１隣接ブロックを受け取って、該輝度データの第１隣
接ブロックをディスプレイメモリ内の少なくとも１つの
バイトレーンに格納することを特徴とするディスプレイ
コントローラ。 - 【請求項４】請求項３記載のディスプレイコントローラ
において、 前記ディスプレイメモリコントローラは、前記色差デー
タの少なくとも第２隣接ブロックを受け取って、該色差
データの少なくとも第２隣接ブロックをディスプレイメ
モリ内の少なくとも他のバイトレーンに格納することを
特徴とするディスプレイコントローラ。 - 【請求項５】請求項４記載のディスプレイコントローラ
において、 前記輝度データの第１隣接ブロックは、１フレームの輝
度データからなることを特徴とするディスプレイコント
ローラ。 - 【請求項６】請求項５記載のディスプレイコントローラ
において、 前記色差データの少なくとも第２隣接ブロックは、１フ
レームの色差データからなることを特徴とするディスプ
レイコントローラ。 - 【請求項７】請求項６記載のディスプレイコントローラ
において、 前記少なくとも１つのバイトレーンは、隣接するバイト
レーンとで複数の対を構成し、 前記複数対のバイトレーンの各対は、１フレームのビデ
オデータにおける１ラインの輝度データの対を格納する
ためのものであることを特徴とするディスプレイコント
ローラ。 - 【請求項８】請求項７記載のディスプレイコントローラ
において、 前記少なくとも１つのバイトレーンは、隣接するバイト
レーンとで複数の対を構成し、 前記複数対のバイトレーンの各対は、１フレームのビデ
オデータにおける１ラインの色差データの対を格納する
ためのものであることを特徴とするディスプレイコント
ローラ。 - 【請求項９】請求項８記載のディスプレイコントローラ
において、 前記色差データは、１つ置きのライン毎における前記複
数対のバイトレーンの各対に格納され、更に、ディスプ
レイコントローラは、ディスプレイメモリ内にデータブ
ロックを転送するためのビットブロック転送エンジンを
有し、 前記ビットブロック転送エンジンは、色差データを１つ
置きのライン毎における前記多数対のバイトレーンから
対応する隣接ラインの前記多数対のバイトレーンに複写
することを特徴とするディスプレイコントローラ。 - 【請求項１０】請求項９記載のディスプレイコントロー
ラにおいて、 前記ビットブロック転送エンジンは、前記ディスプレイ
メモリコントローラにおける１フレーム分のビデオデー
タのディスプレイメモリへの格納処理が完了した後に色
差データを複写することを特徴とするディスプレイコン
トローラ。 - 【請求項１１】請求項１０記載のディスプレイコントロ
ーラにおいて、 前記ディスプレイコントローラは、前記バスインターフ
ェースを通じてビットブロック転送処理の完了を示す信
号をホストプロセッサに出力することを特徴とするディ
スプレイコントローラ。 - 【請求項１２】ホストプロセッサにおいて部分的に復号
化されたビデオデータの復号化処理を支援するための復
号化支援方法であって、 ディスプレイコントローラにおいて、ＹＵＶ成分のフォ
ーマットによるビデオデータと予め決められたアドレス
領域に対応するビデオデータのアドレスを受け取るステ
ップと、 前記ビデオデータを画素順次のフォーマットとしてディ
スプレイメモリに格納するステップを有することを特徴
とする復号化支援方法。 - 【請求項１３】請求項１２記載の復号化支援方法におい
て、 前記ビデオデータは、輝度データと色差データを有し、 前記ＹＵＶ成分のフォーマットは、輝度データの第１隣
接ブロックと色差データの少なくとも第２隣接ブロック
を有することを特徴とする復号化支援方法。 - 【請求項１４】請求項１３記載の復号化支援方法におい
て、 前記格納ステップは、該輝度データの第１隣接ブロック
をディスプレイメモリ内の少なくとも１つのバイトレー
ンに格納するステップを有することを特徴とする復号化
支援方法。 - 【請求項１５】請求項１４記載の復号化支援方法におい
て、 前記格納ステップは、更に、色差データの少なくとも第
２隣接ブロックをディスプレイメモリ内の少なくとも他
のバイトレーンに格納するステップを有することを特徴
とする復号化支援方法。 - 【請求項１６】請求項１５記載の復号化支援方法におい
て、 前記輝度データの第１隣接ブロックは、１フレームの輝
度データからなることを特徴とする復号化支援方法。 - 【請求項１７】請求項１６記載の復号化支援方法におい
て、 前記色差データの少なくとも第２隣接ブロックは、１フ
レームの色差データからなることを特徴とする復号化支
援方法。 - 【請求項１８】請求項１７記載の復号化支援方法におい
て、 前記少なくとも１つのバイトレーンは、隣接するバイト
レーンとで複数の対を構成し、 前記複数対のバイトレーンの各対は、１フレームのビデ
オデータにおける１ラインの輝度データの対を格納する
ためのものであることを特徴とする復号化支援方法。 - 【請求項１９】請求項１８記載の復号化支援方法におい
て、 前記少なくとも１つのバイトレーンは、隣接するバイト
レーンとで複数の対を構成し、 前記複数対のバイトレーンの各対は、１フレームのビデ
オデータにおける１ラインの色差データの対を格納する
ためのものであることを特徴とする復号化支援方法。 - 【請求項２０】請求項１９記載の復号化支援方法におい
て、 前記格納ステップは、更に、前記色差データを１つ置き
のライン毎における前記複数対のバイトレーンの各対に
格納するステップと、 ディスプレイコントローラ内におけるビットブロック転
送エンジンにおいて、色差データを１つ置きのライン毎
における前記多数対のバイトレーンから対応する隣接ラ
インの前記多数対のバイトレーンに複製（複写）するス
テップを有することを特徴とする復号化支援方法。 - 【請求項２１】請求項２０記載の復号化支援方法におい
て、 前記ビットブロック転送エンジンは、前記ディスプレイ
メモリコントローラにおける１フレーム分のビデオデー
タのディスプレイメモリへの格納処理が完了した後に色
差データを複写することを特徴とする復号化支援方法。 - 【請求項２２】請求項２１記載の復号化支援方法におい
て、 前記バスインターフェースを通じてビットブロック転送
処理の完了を示す信号をホストプロセッサに出力するス
テップを有することを特徴とする復号化支援方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/619203 | 1996-03-21 | ||
| US08/619,203 US6005546A (en) | 1996-03-21 | 1996-03-21 | Hardware assist for YUV data format conversion to software MPEG decoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084557A true JPH1084557A (ja) | 1998-03-31 |
| JP3442252B2 JP3442252B2 (ja) | 2003-09-02 |
Family
ID=24480887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06875797A Expired - Lifetime JP3442252B2 (ja) | 1996-03-21 | 1997-03-21 | ソフトウェアによるｍｐｅｇデコーダに対してｙｕｖデータフォーマット変換を支援するハードウェア |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6005546A (ja) |
| EP (1) | EP0797181B1 (ja) |
| JP (1) | JP3442252B2 (ja) |
| AT (1) | ATE395680T1 (ja) |
| DE (1) | DE69738678D1 (ja) |
| TW (1) | TW376479B (ja) |
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