KR930008179B1 - 다수의 처리요소가 파이프라인 구조를 이루는 비디오폰 장치 - Google Patents

Abstract

내용 없음.

Description

다수의 처리요소가 파이프라인 구조를 이루는 비디오폰 장치

제 1 도는 종래의 비디오폰 장치의 구성도.

제 2 도는 본 발명에 따른 비디오폰 장치의 일실시예의 구성도.

제 3 도는 본 발명의 공통 메모리부의 구성도.

제 4 도는 본 발명의 프레임 메모리부의 구성도.

제 5 도는 본 발명의 소스코덱부의 구성도.

제 6 도는 인접한 처리요소간의 플래그 회로에 대한 상세회로도.

* 도면의 주요부분에 대한 부호의 설명

20 : 호스트 CPU 21 : VME 버스

22 : A/D 및 D/A 컨버터 23 : 프레임 메모리부

24 : 공통 메모리부 25 : 소스코텍부

26 : TX/RX버퍼부 27 : 망접속부

28 : 이미지 버스 29 : 파이프라인

본 발명은 협대역 디지틀 망에서 사용되는 비디오폰 시스템에 관한 것으로, 특히 영상부호 및 복호화 디지틀 신호처리(DSP)칩을 처리요소로 사용함으로써 성능을 개선시킨 비디오폰 장치에 관한 것이다.

협대역 디지틀 망에서의 비디오폰 서비스는 광대역 영상정보의 압축 부호화가 요구되며, 영상정보의 압출 부호화는 고속의 영상 정보 처리가 요구된다. 이에 대한 종래의 하드웨어 구조는 크게 두가지로 대별된다. 첫째는 영상부호화 알고리즘을 모두 일반 집적회로로 구현하는 것이며, 둘째는 다수의 디지틀 신호처리 칩을 이용하고 디지틀 신호처리 소프트웨어로 영상부호 기법을 구현하는 것이다.

전자의 경우 부호와 알고리즘이 수정될 경우 하드웨어 자체도 수정되어야 하며 그로 인한 하드웨어의 설계 및 구현의 복잡한 문제가 발생한다. 후자의 경우 앞의 단점들이 해소되는 반면 비디오폰 장치의 최대 성능이 디지틀 신호처리 칩 자체의 성능, 비디오폰 내의 각 모듈간의 송수신 데이타량, 송수신 방법 및 버스 구조등에 등해 크게 좌우된다. 이러한 하드웨어 구조의 예로서 제 1 도에 도시되어 있는 비디오폰 장치를 참조하기로 한다.

제 1 도에 도시한 비디오폰 장치는 독일 AFG사에 의해 개발된 것이다. 제 1 도에서, 10은 호스트(Host) CPU를, 11은 VME 버스를, 12는 프레임 메모리부를 13은 ADSP(Analog Digital Signal Processors)를, 14는 DRAM 메모리부를, 15는 메모리 버스를, 16은 비디오 버스를, 17은 A/D(Analog to Digital)컨버터를, 18은 D/A(Digital to Analog) 컨버터를 각각 나타낸다.

도면에 도시한 구조에서는 다수의 ADSP(13) 각각이 DRAM 메모리부(14)를 포함하고 있고, 프레임 메모리부(12)와의 정보교환을 위해 메모리 버스(15)를 공통으로 이용해야 하는 호스트 CPU(10)와의 데이타 송수신을 위해 VME(11)를 공통으로 이용해야 하기 때문에 버스 사용을 위한 대기 시간이 많아 질 수 있으며, 따라서 전체적으로 성능 저하를 야기시키는 결과를 가져왔다.

따라서, 상기와 같은 문제점들을 해결하기 위하여 안출된 본 발명은, 디지틀 신호처리 칩(DSP)을 사용한 새로운 비디오폰 시스템 하드웨어 구조에서 비디오폰 시스템의 각 모듈간에 데이타 송수신을 쉽게 하며 특히 영상 부호화/복호화하는 부분에 다수의 디지틀 신호처리칩들이 파이프라인 구조를 갖게 함으로써 비디오폰의 성능을 개선시킨 비디오 폰 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 협대역 디지탈망과 접속하기 망접속수단, 상기 망접속 수단에 연결된 VME버스 (Bus)와 이미지 버스(Image Bus), 카메라, TV모니터, 상기 카메라와 상기 TV 모니터와, 상기 VME버스에 연결된 A/D 및 D/A 컨버터(Converter), 상기 A/D 및 D/A 컨버터와 상기 이미지 버스에 연결된 프레임 메모리 수단을 포함하여 비디오폰 서비스를 제공하기 위한 비디오폰 장치에 있어서, DSP(Digital Signal Processor) 모듈(Module)과 상기 DSP모듈에 연결된 로털 메모리 모듈, 상기 DSP 모듈과 상기 로컬 메모리 모듈에 연결된 FIFO(First Input first Output) 메모리 모듈과 이미지 버스 인터페이스 모듈을 포함하고 있는 처리요소를 다수 구비하고 있고, 상기 처리요소들간의 데이타 송수신은 파이프라인(Pipeline) 구조에 의해 이루어지도록 구성하고, 상기 각각의 처리요소는 상기 이미지 버스에 연결되도록 구성한 소스 코덱(source codec)수단, 및 상기 VME버스와 상기 이미지 버스에 연결되어 상기 처리 요소들간의 데이타 송수신 및 호스트 CPU와의 통신을 위한 메세지 보관 기능을 하는 공통 메모리 수단을 구비하고 있는 것을 특징으로 한다.

이하, 제 2 도 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제 2 도는 본 발명에 따른 비디오 폰 장치의 일실시예에 대한 하드웨어 구조도로서, 21은 VME 버스를, 22는 A/D 및 D/A 컨버터(Converter)를, 23은 프레임 메모리부를, 24는 공통 메모리부를, 25는 소스코덱(source codec)부를, 26은 TX/RX 버퍼를, 27은 망접속부를, 28은 이미지 버스를 각각 나타낸다.

VME 버스(21)는 각 모듈간의 제어통신 및 동기기능을 위한 시스템 버스로 사용되고, A/D 및 D/A 컨버터(22)는 NTSC 합성 신호나 성분 신호를 저대역 필터링, 색신호 분리, 삽입(Interpolation), 제거(decimation)등의 과정을 거쳐 CCITT 표준 영상 포맷으로 변환하는 기능 및 그의 역변환기능을 수행한다. A/D 및 D/A컨버터(22)와 프레임 메모리부(23)와는 직접 연결되며 수평, 수직 동기신호, 데이타 유효시간 표시신호, 클럭신호에 의하여 8비트의 명암정보 신호 및 8비트의 제 1, 제 2 색차신호를 주고 받는다.

상기 프레임 메모리부(23)는 입력/출력되는 상기의 영상정보를 저장하는 역활을 하며, 연상신호의 입력/출력에 따른 형태 및 처리과정은 비디오폰 기술에 있어 공지이므로 본 명세서에서는 세부적인 설명은 피하기로 한다.

공통메모리부(24)는 시스템 버스로 사용되는 VME 버스(21)와 영상 데이타 통로로 사용되는 고속의 이미지 버스(28) 사이에 위치하여 소스 코덱부(25)내의 다수의 처리 요소(PE)와 호스트 CPU사이 및 상기 처리요소(PE)와 처리 요소(PE)사이의 데이타 전송용 보관 장소로 사용되며, 전체시스템 제어기(호스트 CPU)와의 통신 등을 효율적으로 수행하는데 필요하다.

다수의 처리요소(PE1 내지 PEN)로 이루어지는 소스코덱부(25)는 이미지 버스(28)와 연결되어 A/D 및 D/A 컨버터(22)에서 변환된 입력 형상을 압축 알고리즘을 이용하여 영상정보를 감축하는 역할을 하며, TX/RX 버퍼(26)는 VME 버스(21)나 이미지 버스(28)로 부터 소스코덱부(25)에서 감축된 영상정보나 망 접속부(27)에서 얻어지는 영상데이타를 일시 저장하는 기능을 한다. 또한, TX/RX버퍼(26)는 망접속부(27)와 연결되어 감축된 영상정보를 한비트 단위로 주고 받는다.

망 접속부(27)는 부호화된 영상데이타의 오류를 정정한 후에 영상신호와 음성신호 및 기타 데이타를 종합하여 종합정보통신망(ISDN)에 접속하는데, 종합된 데이타를 일정한 포멧(format)의 프레임 구조를 만들어주는 기능과 그 역기능을 수행한다.

이미지 버스(28)는 고속의 영상데이타 이동에 사용되는데 프레임 메모리부(23)로 영상데이타를 8비트 단위로 옮기거나, 각 처리요소들 사이의 버스 요구 및 중재기능등을 수행하는데 사용된다.

소스코덱부(25)를 구성하고 있는 다수의 처리요소들(PE1 내지 PEN)은 디지틀 신호처리칩을 내장하는 모듈로서 영상부호화 또는 복호화 기능을 부기능(subfunction)들로 나누어 하나의 처리요소가 하나의 부기능을 맡아서 처리하도록 한다.

입력 데이터는 프레임 메모리부(23), 공통메모리부(24), 혹은 파이프라인(pipeline) 구조상의 다음단계 처리요소로 전달되거나, 공통메모리부(24)를 통하여 인접하지 않는 단계의 처리 요소로의 전달도 가능하도록 한다. 처리요소들에 의하여 감축된 최종의 영상정보는 TX버퍼(26)로 보내어져 망접속부(27)로 전달된다. 영상복호화 부분은 RX버퍼(26)로 부터 입력 데이타를 받아서 복호화 기능을 수행하고 그 결과를 프레임 메모리부(23)에 전달한다.

제 3 도는 공통 메모리부(24)의 하드웨어 구조도이다.

본 실시예에서 공통 메모리부(24)는 4k×16비트 듀얼 포트(Dual port) SRAM (DPSRAM)으로 구성된다. 공통 메모리부(24)는 VME버스(21)와는 24비트의 어드레스와 16비트의 데이타선에 의해 연결되며, 소스코덱부(25)와는 16비트의 어드레스와 12비트의 데이타선에 의해 연결된다.

제 4 도는 프레임 메모리부(23)의 하드웨어 구조도이다.

본 실시예에서 프레임 메모리부(23)는 2개의 48kbyte 메모리 뱅크(43, 44), 상기 메모리 뱅크(43, 44)의 연결을 절체하는 스위치(42), 및 상기 스위치(42)에 연결되는 어드레스 발생기(41)로 구성된다. 2개의 메모리 뱅크(53, 54)는 스위치(42)에 의하여 A/D 및 D/A컨버터(22)와 이미지 버스(28)에 전용으로 접속되며, A/D 및 D/A컨버터(22)와 소스트덱부(25)가 서로 독립적으로 프레임 메모리의 한 뱅크를 엑세스할 수 있도록 한다.

제 5 도는 소스코덱부(25)의 하나의 처리요소에 대한 하드웨어 구조도이다.

본 실시예에서 소스코텍부(25)의 처리요소는 DSP모듈(Module) (51), 상기 DSP모듈(51)에 연결된 로컬메모리 모듈(52), 상기 DAP 모듈(51)과 로컬 메모리 모듈(52)에 연결된 이미지 버스 인터페이스 모듈(53)과 FIFO(First Input Output)메모리 모듈(54)로 구성된다. 상기와 같이 구성되는 처리 요소들간의 데이타 흐름은 파이프라인에 의해 이루어지며, 또한 이들 처리 요소는 이미지 버스 인터페이스 모듈(53)을 통해 이미지 버스(28)에 접속된다.

DSP모듈(51)은 비디오 정보 압축을 위한 알고리즘(Algorithm)을 수행하며 동시에 이미지 버스(28) 및 FIFO메모리 모듈(54)을 통하여 데이타 및 제어신호의 이동을 제어한다. 로컬 메모리 모듈(52)은 MEM #1, MEM #2, MEM #3, 의 3부분로 구성되어 있다. 이중 한 부분은 비디오 정보 압축 알고리즘의 프로그램을 저장하게 되며, 나머지 두 부분은 프로그램 수행에 필요한 각종 데이타를 저장한다. 이미지 버스 인터페이스 모듈(53)은 이미지 버스 Req/Rel(요청/해제)와 어드레스/데이타 버퍼로 구성되어 있다. 이미지 버스 Req/Rel은 DSP 모듈이 이미지 버스를 액세스하고자 할 때, 이미지 버스 사용 권한을 얻기 위하여 사용되며, 어드레스/데이타 버퍼는 이미지 버스에 접속된 다수 DSP 모듈의 어드레스 및 데이타가 서로 충돌하지 않도록 하기 위해 사용된다. FIFO메모리 모듈(54)은 플래그(flag) 회로와 FIFO메모리로 구성되어 있다.

플래그 회로는 DSP 모듈들이 파이프라인 구조를 가질때 인접한 모듈들간의 데이타 흐름을 원활하게 하기 위한 플래그들로 구성되어 있다.

FIFO 메모리는 서로 인접한 DSP 모듈들간에 파이프라인 구조가 형성되도록 하기 위한 메모리이다.

제 6 도는 인접한 처리요소간의 플래그 회로에 대한 상세회로도로서, 플래그 회로에서의 디코더들(61)은 각 처리요소의 DSP 모듈(51)과 연결되고, 도면의 좌측 처리요소 플래그 회로의 D플립플롭(64)의 CLK단자는 도면의 우측 처리요소 플래그 회로의 플래그신호 2와 연결되고, 도면의 우측처리요소 플래그 회로의 D플립플롭(63)의 CLK단자는 도면의 좌측 처리요소 플래그 회로의 플래그 신호 3과 연결되며, 각 처리요소 플래그 회로의 D플립플롭들(63, 64)의 출력은 선택스위치(62)의 입력에 연결되어 있어서 각 처리요소의 DSP 모듈(51)은 자신의 플래그 회로에서의 D플립플롭들(63, 64) 출력값들을 읽어 볼 수 있도록 되어 있다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은 다음과 같은 효과를 갖는다.

첫째, 소프트웨어의 작성으로 영상부호화/복호화 기능을 실현 할 수 있으며 작성된 소프트웨어의 수정 보완으로 성능 향상을 도모할 수 있다.

둘째, 전용칩(custom VLSI)이 나올 경우 전체 하드웨어 구조의 변경없이 처리요소의 치환만으로도 시스템이 구성될 수 있으며 비이오폰 성능의 향상도 가능하다.

세째, 처리요소 사이의 데이타 흐름은 주로 파이프라인(pipeline)을 통하도록 함으로써 버스의 부하를 줄일 수 있다.

Claims (2)

1. 협대역 디지탈망과 접속하기 망접속수단, 상기 망접속 수단에 연결된 VME버스 (Bus)와 이미지 버스(Image Bus), 카메라, TV모니터, 상기 카메라와 상기 TV 모니터와 상기 VME버스에 연결된 A/D 및 D/A 컨버터(Converter), 상기 A/D 및 D/A 컨버터와 상기 이미지 버스에 연결된 프레임 메모리 수단을 포함하여 비디오폰 서비스를 제공하기 위한 비디오폰 장치에 있어서, DSP(Digital Signal Processor) 모듈(Module), 상기 DSP모듈에 연결된 로털 메모리 모듈, 상기 DSP 모듈과 상기 로컬 메모리 모듈에 연결된 FIFO(First Input First Output)메모리 모듈과 이미지 버스 인터페이스 모듈을 포함하고 있는 처리요소를 다수 구비하고 있고, 상기 처리요소들간의 데이타 송수신은 파이프라인(Pipline) 구조에 의해 이루어지도록 구성하고, 상기 각각의 처리요소는 상기 이미지 버스에 연결되도록 구성한 소스 코덱(source codec) 수단, 및 상기 VME 버스와 상기 이미지 버스에 연결되어 상기 처리요소들간의 데이타 송수신 및 호스트 CPU와의 통신을 위한 메세지 보관 기능을 하는 공통 메모리 수단을 구비하고 있는 것을 특징으로 하는 비디오폰 장치.
2. 제 1 항에 있어서, 상기 소스 코덱수단내의 FIFO메모리 모듈은, 상기 DSP 모듈에 연결된 디코더, 클럭단자를 통해 다른 처리요소에 연결된 제 1 및 제 2 D플립플롭, 및 상기 제 1 및 제 2 D플립플롭의 출력들을 상기 DSP모듈로 보낼 수 있도록 상기 제 1 및 제 2 D플립플롭과 상기 DSP 모듈과 상기 디코더에 연결된 선택 스위치를 구비하고 있는 것을 특징으로 하는 비디오폰 장치.

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