JPH0364124A - 論理回路およびその動作方法 - Google Patents

論理回路およびその動作方法

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JPH0364124A
JPH0364124A JP2090079A JP9007990A JPH0364124A JP H0364124 A JPH0364124 A JP H0364124A JP 2090079 A JP2090079 A JP 2090079A JP 9007990 A JP9007990 A JP 9007990A JP H0364124 A JPH0364124 A JP H0364124A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、２進論理回路に関するものである。
より特定的には、この発明は２進論理回路における臨界
速度経路遅延を低減させるための方法および装置を提供
する。
論理設計者は複数個の入力信号に応答して特定の出力信
号を発生する複雑な論理回路の設計の仕事によく直面す
る。論理設計の従来の実施は、所望の入力および出力の
ための真理値表の発生と、所望の出力ごとの入力の積項
の組を発生するカルノー図または論理最小化の使用と、
組合わせ論理回路の物理的な論理ゲートの形式での積項
の実現とを含む。
論理設計への上述のアプローチは一般に真理値表の物理
的実現を現実化するのに必要な論理ゲートの数の最小化
に関係する。しかしながら、所望入力信号の数が増加す
るにつれ、上述のアプローチによって発生される真理値
表への複雑な組合わせ論理解決は出力信号の形成に受入
れられない遅延を起こす増加された信号伝播時間に帰着
する。
これは、ＲＩＳＣプロセッサ技術によくあることだが、
速度が第１の設計考慮のとき特に当てはまる。
論理回路への入力は臨界速度入力または非臨界速度入力
のどちらかとして特徴づけられることができる。臨界速
度入力は普通、非臨界入力よりも時間のより後のポイン
トで有効であるそれらの入力である。このように、臨界
速度入力を必要とする論理経路は論理回路の最も遅い論
理経路であり、かつ臨界速度経路として呼ばれることが
できる。
それゆえ、臨界速度に関連する伝播遅延を低減すれば、
論理回路のためのより速い出力応答が得られ、かつより
速いクロック速度で論理回路を動作する能力が得られる
だろう。
発明の概要 この発明は、′多電化論理”を使い、それによって論理
回路の動作速度を増加させることにより２進論理回路の
臨界速度経路に関連の伝播遅延を低減するための方法お
よび装置を提供する。
より特定的には、論理回路への入力は臨界または非臨界
入力のどちらかとして規定され、かつ積項は非臨界入力
が相互に排他的であるように操作される。非臨界入力は
第１の論理ゲート構造の最終の出力がマルチプレクサ結
合器を制御する１つまたはそれより多い第１の論理ゲー
ト構造へ与えられる。臨界速度入力は第２の論理ゲート
構造の最終出力がマルチプレクサ結合器への入力として
与えられる１つまたはそれより多い第２の論理ゲート構
造へ与えらられる。マルチプレクサ結合器の動作は非臨
界速度入力を受ける第１の論理ゲート構造からの出力に
よって制御されるので、臨界速度入力が与えられる第２
の論理ゲート構造の出力が有効なとき結合器は安定した
状態にある。このように臨界速度経路に関連する全体の
伝播遅延は、臨界速度入力論理ゲートおよびマルチプレ
クサ結合器に関連する論理ゲート構造に帰することがで
きる遅延へ制限される。
上述を背景として、次にこの発明の好ましい実施例の以
下の詳細な説明および図面の参照がなされるべきである
。
好ましい実施例の詳細な説明 この発明の第１の実施例に従った論理回路のブロック図
は第１図に図示される。相互に排他的な非臨界速度入力
が、１つまたはそれより多いゲート構造ＣＧ１へ与えら
れ、かつ臨界入力が１つまたはそれより多いゲート構造
ＣＧ２へ与えられるように、相互に排他的な非臨界速度
入力および臨界速度入力が分けられる。ゲート構造ＣＧ
Ｉの出力は、その入力がゲート構造ＣＧ２の出力に接続
されるマルチプレクサ結合器１０の制御ゲートに接続さ
れる。ゲート構造ＣＧ１およびＣＧ２は１つまたはそれ
より多い人力信号に応答して出力信号を発生するように
結合される１つまたはそれより多い論理ゲートまたはイ
ンバータを含む。
第１の論理ゲート構造ＣＧＩからの出力は、マルチプレ
クサ結合器１０を活性化し、第２の論理ゲート構造ＣＧ
２の出力信号が論理回路の出力インターフェイス９へ通
されるのを許容する。マルチプレクサ結合器１０は非臨
界速度入力によって制御されるので、結合器ＩＯは第２
の論理ゲート構造ＣＧ２の出力が有効なεきは安定して
いる。
このように臨界速度経路に関連する全体の伝播遅延は第
２の論理ゲート構造ＣＧ２および結合器上０に関連する
遅延へ制限される。
図示される実施例において、論理回路の出力インターフ
ェイス９はマルチプレクサ結合器ｌＯに結合されるイン
バータ１４を含む。マルチプレクサ結合器１０が活性化
されないとき論理回路の出力を論理ローレベルへ駆動す
るためにインバータ上４の入力を論理ハイレベルへ引く
プルアップトランジスタ１２が設けられる。
成る場合では、積項の数が過大になるかもしれず、かつ
マルチプレクサ結合器は第２図に図示されるように２つ
またはそれより多い組へ細分されることができる。２つ
の組の制御信号は相互に排他的でなくてもよく、かつ組
からの出力はそれからＯＲゲートに与えられ、第１図に
図示される配置とほぼ同じ遅延で回路出力を発生するこ
とができる。多数のプルアップトランジスタの必要性も
また、第３図に示されるようにマルチプレクサ結合器１
０の動作を制御する第１の論理ゲート構造ＣＧ１の出力
をＮＡＮＤゲートに接続することによって克服されるこ
とができる。
この発明のより詳細な説明は、９個の所望入力（Ａ−Ｉ
）および１個の出力（０）の真理値表を図示する第４図
を参照して論理じられるだろう。
図示される例示において、入力Ａ−Ｆは非臨界速度入力
であり、人力Ｇ−ｌは臨界速度入力であり、かつＥおよ
びＣは相互に排他的であると想定する。
上述の論理設計の従来の方法におけるように、カリフォ
ルニア大学バーフレイ校（ｔｈｅ　　Ｕｎｉｖｅｒｓｉ
ｔｙ　　ｏｆ　　Ｃａ１ｉｆｏｒｎｉａＢｅｒｋｅｌｅ
ｙ）によって公開されたＥＸＰＲＥＳＳＯＶｅｒｓｉｏ
ｎ　　２．２のようなカルノー図または論理最小化コン
ピュータプログラムが第４図の真理値表に図示される入
力の積項を発生するのに用いられる。たとえば、上述の
ＥＸＰＲＥＳＳＯコンピュータプログラムは第５図に図
示される積項を発生するために使用された。第５図の方
程式３は、１組の非臨界速度入力および１組の臨界速度
入力へ分けられる積項を表わす。第７Ａ図は、第５図に
図示される積項の従来の組合わせ論理実現を図示する。
第５図に図示される非臨界速度入力の組は、相互に排他
的でない。たとえば、入力ＡＢＣおよびＡＢＤの組合わ
せは同時に起こることが可能で、その結果、２個のマル
チプレクサ結合器が同時に活性化されることになろう。
それゆえ、この発明に従って積項は、第６図に示される
ように非臨界入力の組を相互に排他的にするように操作
されなければならない。非臨界入力は相互に排他的でな
ければならない、なぜならば、それらはマルチプレクサ
結合器のための制御信号を発生するのに使用されるから
であり、かつ唯一１個のマルチプレフサ結合器が一度に
選択されることができる。相互に排他的な非臨界入力の
組をもたらす積項の操作は当業者には容易に明らかとな
るであろう。簡単な例示は４個の入力ｗｘｙｚを使用し
て以下に示される。
例示　臨界速度入力　ＷＸ 非臨界速度人力　ｙｚ 積項　ｙｗｘ＋ｚｗｘ 非臨界速度人力（ｙ、ｚ）は相互に排他的でない。
積項ＹＷＸはＹｚＷＸ＋ＹｚＷＸへ展開されることがで
きる。
積項ＺＷＸはＹＺＷＸ＋ＹｚＷＸへ展開されることがで
きる。
ｙｚｗｘ＋ｙｚｗｘ＋ｙｚｗｘ十ｙｚｗｘをＹｚｗｘ＋
ｙｚｗｘ＋ｙｚｗへ変形。
非臨界速度入力（ＹＺ、ＹＺ、ＹＺ）は相互に排他的で
ある。
次に第７Ｂ図を参照すると、第６図に図示される積項は
次に論理ゲートで物理的に実現されることができる。非
臨界速度入力は結合器１０の１個を究極的に制御する出
力を有する論理ゲートまたは一連のゲート（ＣＧＩ）に
与えられる。臨界速度入力は結合器１０の１個によって
究極的に制御される出力を有する論理ゲートまたは一連
のゲート（ＣＧ２）に与えられる。第７Ａ図および第７
Ｂ図に図示される論理回路を比較すると、臨界速度入力
は第７Ａ図に図示される論理回路より第７Ｂ図に図示さ
れる論理回路においてより少ない数のゲートを通って進
むことが必要とされるということが容易に理解され得る
。
第７Ａ図および第７Ｂ図に示される論理回路の応答の比
較が第８ｖ！Ｊに与えられる。この発明に従って設計さ
れる論理回路の出力応答における改良は実際に全体の論
理回路の複雑性とともに高まる。
実際に、マルチプレクサ結合器の使用は臨界および非臨
界速度入力のための別個の論理経路の創作を許容する。
このように、全体の回路設計は従来の最小化された組合
わせ論理回路より多くのゲトを必要とするかもしれない
が、臨界速度経路は最適化され、論理回路の動作速度の
増加に帰着する。
この発明によって与えられる別の重要な利点は、論理回
路の最悪のケースの出力応答のシミュレーションもまた
簡単にされるということである。従来の論理回路の場合
、別個のシミュレーションは論理回路の最悪のケースの
応答時間を決定する入力信号のそれぞれの組合わせのた
めに必要とされる。対照に、この発明は臨界速度経路が
容易に規定されるように臨界速度入力が分けられること
を必要とし、臨界速度経路の唯一１個のシミュレーショ
ンが論理回路の最悪のケースの応答時間を決定するよう
に動かされることを必要とする。
上述の説明はこの発明の好ましい例示的な実施例であり
、かつこの発明は示される特定の形式に制限されないと
いうことが理解されるであろう。
たとえば、異なったゲートの形状および出力インターフ
ェイスが容易に使用されてもよく、かつ結合器がオフに
されるとき、ハイの論理レベル出力を発生する論理回路
を有することが望ましいかもしれない。そのような変更
は当業者に容易に明らかになるであろう。付加的な変化
および変更は前掲の特許請求の範囲の精神および範囲の
中で行なわれることができる。
【図面の簡単な説明】
第１ｖ！Ｊは、この発明の第１の実施例に従った論理回
路のブロック図である。 第２図は、この発明の第２の実施例に従った論理回路の
ブロック図である。 第３図は、この発明の第３の実施例に従った論理回路の
ブロック図である。 第４図は、９個の入力および１個の出力から発生された
真理値表を示す図である。 第５図は、第４図の真理値表から発生された積項を図示
する図である。 第６図は、相互に排他的な非臨界積項を発生するために
第５図の表中の積項の操作を図示する図である。 第７Ａ図および第７Ｂ図はそれぞれ従来の組合わせ論理
回路と、第１図のブロック図の形式で図示されるこの発
明の第１の実施例に従った論理回路の例との略図を図示
する。 第８図は、第７Ａ図および第７Ｂ図に図示される論理回
路の出力応答を図示するグラフを示す図である。 図において、９は出力インターフェイス、１０はマルチ
プレクサ結合器、１２はプルアップトランジスタ、１４
はインバータである。

Claims (6)

    【特許請求の範囲】
  1. （１）第１のゲート出力を有する少なくとも１個の第１
    の論理ゲート構造に結合される複数個の相互に排他的な
    非臨界速度入力と、第２のゲート出力を有する少なくと
    も１個の第２の論理ゲート構造に結合される少なくとも
    １個の臨界速度入力と、前記第１のゲート出力に応答し
    て前記第２のゲート出力を前記論理回路の出力インター
    フェイスに選択的に結合する少なくとも１個のマルチプ
    レクサ結合器とを含む、論理回路。
  2. （２）前記論理回路の前記出力インターフェイスが前記
    マルチプレクサ結合器へ結合されるインバータを含み、
    かつ前記論理回路はさらに前記インバータの出力を論理
    ローレベルへ駆動するために前記インバータの入力を論
    理ハイレベルへ引く、前記インバータに結合される少な
    くとも１個のプルアップトランジスタを含む、請求項１
    記載の論理回路。
  3. （３）少なくとも２個のグループの相互に排他的な非臨
    界速度入力を備え、相互に排他的な非臨界速度入力の各
    グループが第１のゲート出力を有する少なくとも１個の
    対応する第１の論理ゲート構造に結合され、第２のゲー
    ト出力を有する少なくとも１個の第２の論理ゲート構造
    へ結合されている相互に排他的な非臨界速度入力の前記
    グループの各々に対応する少なくとも１個の臨界速度入
    力と、前記第１のゲート出力に応答して前記第２のゲー
    ト出力を前記論理回路の出力インターフェイスへ選択的
    に結合する少なくとも１個のマルチプレクサ結合器とを
    さらに備える、論理回路。
  4. （４）前記論理回路の前記出力インターフェイスが前記
    マルチプレクサ結合器に結合されるインバータを含み、
    かつ前記論理回路はさらに前記インバータの出力を論理
    ローレベルに駆動するために前記インバータの入力を論
    理ハイレベルに引く、前記インバータに結合される少な
    くとも１個のプルアップトランジスタを含む、請求項２
    記載の論理回路。
  5. （５）複数個の相互に排他的な非臨界速度入力信号を少
    なくとも１個の第１の論理ゲート構造へ与え、かつそれ
    に応答して１つのゲート出力信号を発生する段階と、少
    なくとも１個の臨界速度入力を少なくとも１個の第２の
    論理ゲート構造に与え、かつそれに応答して、第２のゲ
    ート出力信号を発生する段階と、前記第１のゲート出力
    信号に応答して少なくとも１個のマルチプレクサ結合器
    の動作を制御して前記第２のゲート出力信号を前記論理
    回路の出力インターフェイスへ選択的に通す段階とを含
    む、論理回路を動作する方法。
  6. （６）複数個の相互に排他的な非臨界速度入力信号を少
    なくとも１個の第１の論理ゲート構造に与え、かつそれ
    に応答して第１のゲート出力信号を発生するための第１
    の手段と、少なくとも１個の臨界速度入力を少なくとも
    １個の第２の論理ゲート構造へ与え、かつそれに応答し
    て第２のゲート出力信号を発生するための第２の手段と
    、前記第１の手段によって発生される前記第１のゲート
    出力信号に応答して少なくとも１個のマルチプレクサ結
    合器の動作を制御して前記第２の手段によって発生され
    る前記第２のゲート出力信号を前記論理回路の出力イン
    ターフェイスへ選択的に通すための手段とを含む、論理
    回路。
JP2090079A 1989-04-27 1990-04-03 論理回路およびその動作方法 Expired - Lifetime JP2963936B2 (ja)

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