JPH0362589A - 半導体装置の実装方法 - Google Patents
半導体装置の実装方法Info
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- JPH0362589A JPH0362589A JP19684589A JP19684589A JPH0362589A JP H0362589 A JPH0362589 A JP H0362589A JP 19684589 A JP19684589 A JP 19684589A JP 19684589 A JP19684589 A JP 19684589A JP H0362589 A JPH0362589 A JP H0362589A
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- 229910000679 solder Inorganic materials 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 7
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- 229920000178 Acrylic resin Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、プリント配線基板に対する半導体装置の実装
方法に関するものである。
方法に関するものである。
［従来の技術］
第７図はプリント配線基板に半導体素子及び抵抗器、コ
ンデンサ等の電気部品を実装した従来例を平面的に示し
た模式図、第８図はそのＣ−Ｃ拡大断面図である。なお
、第１図では導電パターンを省略しである。このような
プリント配線基板は、通常導電パターン２が施された合
成樹脂製の基板１の全両面に、防湿、防塵、導電パター
ンの剥離防止等のためアクリル樹脂等からなるソルダレ
ジスト３を塗布してあり、半導体装置４，４ｂ。
ンデンサ等の電気部品を実装した従来例を平面的に示し
た模式図、第８図はそのＣ−Ｃ拡大断面図である。なお
、第１図では導電パターンを省略しである。このような
プリント配線基板は、通常導電パターン２が施された合
成樹脂製の基板１の全両面に、防湿、防塵、導電パター
ンの剥離防止等のためアクリル樹脂等からなるソルダレ
ジスト３を塗布してあり、半導体装置４，４ｂ。
４ｃや電気部品を実装する場合は、導電パターン２上の
ソルダレジスト３を除去して露出させ、これに半導体装
置４〜４ｃその他の電気部品の端子５をはんだ付けして
いる。
ソルダレジスト３を除去して露出させ、これに半導体装
置４〜４ｃその他の電気部品の端子５をはんだ付けして
いる。
この場合、半導体装置４〜４ｃの多数の端子５をボンデ
ィングツールで同時に接続することもある。
ィングツールで同時に接続することもある。
［発明が解決しようとする課題］
上記のような従来のプリント配線基板においては、半導
体装置４〜４ｃの実装にあたって各半導体装置４〜４ｃ
の端子５が接続される導電パターン２上のソルダレジス
ト３を除去して露出させなければならないので、除去作
業がきわめて面倒であり、多くの工数を要するばかりで
なく、ソルダレジスト３の除去が不完全な場合は、接続
不良を生ずることもある。
体装置４〜４ｃの実装にあたって各半導体装置４〜４ｃ
の端子５が接続される導電パターン２上のソルダレジス
ト３を除去して露出させなければならないので、除去作
業がきわめて面倒であり、多くの工数を要するばかりで
なく、ソルダレジスト３の除去が不完全な場合は、接続
不良を生ずることもある。
また、ボンディングツールで導電パターン２と半導体装
置４〜４ｃの端子５を接続する場合は、半導体装置４〜
４ｃがプリント配線基板１上にランダムに配置されてい
るため位置決めが面倒であり、その上大きさが異なる場
合はその都度ボンディングツールを交換しなければなら
ないという問題があった。
置４〜４ｃの端子５を接続する場合は、半導体装置４〜
４ｃがプリント配線基板１上にランダムに配置されてい
るため位置決めが面倒であり、その上大きさが異なる場
合はその都度ボンディングツールを交換しなければなら
ないという問題があった。
本発明は、上記の課題を解決すべくなされたもので、ソ
ルダレジストを除去する作業を省略し、その上導電パタ
ーンと半導体装置の端子との接続不良を生ずるおそれが
なく、ボンディングツールによるボンディングも容易な
半導体装置の実装方法を得ることを目的としたものであ
る。
ルダレジストを除去する作業を省略し、その上導電パタ
ーンと半導体装置の端子との接続不良を生ずるおそれが
なく、ボンディングツールによるボンディングも容易な
半導体装置の実装方法を得ることを目的としたものであ
る。
［課題を解決するための手段］
本発明に係る半導体装置の実装方法は、プリント配線基
板の表面に、端子を含む半導体装置の表面積より若干広
い範囲を除いてソルダレジストを塗布し、該ソルダレジ
ストが塗布されていない領域に半導体装置を載置してそ
の端子を領域内に露出している導電パターンに接続する
方法。及びプリント配線基板の表面に、該プリント配線
基板に並設する複数の半導体装置の端子の周囲にこれら
端子の全表面積より広い範囲、又は並設する複数の半導
体装置の端子を含むこれら半導体装置の全表面より若干
広い範囲を除いてソルダレジストを塗布し、該ソルダレ
ジストが塗布されていない領域に複数個の半導体装置を
並設してそれらの端子を領域内に露出している導電パタ
ーンにそれぞれ接続する方法を提供するものである。
板の表面に、端子を含む半導体装置の表面積より若干広
い範囲を除いてソルダレジストを塗布し、該ソルダレジ
ストが塗布されていない領域に半導体装置を載置してそ
の端子を領域内に露出している導電パターンに接続する
方法。及びプリント配線基板の表面に、該プリント配線
基板に並設する複数の半導体装置の端子の周囲にこれら
端子の全表面積より広い範囲、又は並設する複数の半導
体装置の端子を含むこれら半導体装置の全表面より若干
広い範囲を除いてソルダレジストを塗布し、該ソルダレ
ジストが塗布されていない領域に複数個の半導体装置を
並設してそれらの端子を領域内に露出している導電パタ
ーンにそれぞれ接続する方法を提供するものである。
［作 用］
本発明によれば、導電パターンの接続部にはソルダレジ
ストが塗布されていないので、ソルダレジストを除去す
る必要がない。
ストが塗布されていないので、ソルダレジストを除去す
る必要がない。
また、複数の半導体装置を並設した場合は、１個のボン
ディングツールで複数個の半導体装置の端子を導電パタ
ーンに同時にボンディングすることもできる。
ディングツールで複数個の半導体装置の端子を導電パタ
ーンに同時にボンディングすることもできる。
［実施例］
第１図は本発明実施例を模式的に示した平面図、第２図
はこれに半導体装置を実装した状態を示すＡ−Ａ拡大断
面図である。なお、第７図、第８図の従来例と同じ部分
には同じ符号を付し、説明を省略する。
はこれに半導体装置を実装した状態を示すＡ−Ａ拡大断
面図である。なお、第７図、第８図の従来例と同じ部分
には同じ符号を付し、説明を省略する。
本発明は、プリント配線基板１に半導体装置４〜４Ｃを
実装する位置の、端子５を含めた半導体装置４〜４ｃの
表面積より若干広い範囲を除く他の部分にソルダレジス
ト３を塗布し、この部分にソルダレジスト３が塗布され
ていない窓６を形成したものである。したがって、各窓
６には導電パターン２が露出しているので、この窓６の
中心部に半導体装置４〜４Ｃを載置し、各端子５を導電
パターン２に接続すれば、実装を完了する。
実装する位置の、端子５を含めた半導体装置４〜４ｃの
表面積より若干広い範囲を除く他の部分にソルダレジス
ト３を塗布し、この部分にソルダレジスト３が塗布され
ていない窓６を形成したものである。したがって、各窓
６には導電パターン２が露出しているので、この窓６の
中心部に半導体装置４〜４Ｃを載置し、各端子５を導電
パターン２に接続すれば、実装を完了する。
第３図は本発明の別の実施例を模式的に示した平面図、
第４図はこれに半導体装置を実装した状態を示すＢ−Ｂ
拡大断面図である。本実施例においては、半導体装置４
〜４ｂを一列に並設し、端子５の周囲に少なくともその
端子群の表面積より若干広い範囲を除く他の部分にソル
ダレジスト３を塗布し、この部分にソルダレジスト３が
塗布されていない窓６を形成して、露出している導電パ
ターン２に各半導体装置４〜４ｂの端子５を接続したも
のである。
第４図はこれに半導体装置を実装した状態を示すＢ−Ｂ
拡大断面図である。本実施例においては、半導体装置４
〜４ｂを一列に並設し、端子５の周囲に少なくともその
端子群の表面積より若干広い範囲を除く他の部分にソル
ダレジスト３を塗布し、この部分にソルダレジスト３が
塗布されていない窓６を形成して、露出している導電パ
ターン２に各半導体装置４〜４ｂの端子５を接続したも
のである。
第５図は本発明のさらに別の実施例を模式的に示した平
面図で、本実施例は半導体装置４〜４ｂを一例に並設し
、端子５を含む各半導体装置４〜４ｂの全表面積より若
干広い範囲を除く他の部分にソルダレジスト３を塗布し
、この部分にソルダレジスト３が塗布されていない窓６
を形成して、露出している導電パターン２に各半導体装
置４〜４ｂの端子５を接続したものである。
面図で、本実施例は半導体装置４〜４ｂを一例に並設し
、端子５を含む各半導体装置４〜４ｂの全表面積より若
干広い範囲を除く他の部分にソルダレジスト３を塗布し
、この部分にソルダレジスト３が塗布されていない窓６
を形成して、露出している導電パターン２に各半導体装
置４〜４ｂの端子５を接続したものである。
上記第３図及び第５図の実施例によれば、半導体装置４
〜４ｂを一列に配設したので、ボンディングツールによ
りボンディングする際の位置決めが容易であるばかりで
なく、同じ大きさの半導体装置４〜４ｂを実装する場合
は、同じボンディングツールを使用でき、さらに１個の
ボンディングツールにより複数個の半導体装置４〜４ｂ
の端子５を同時にボンディングすることもできる。
〜４ｂを一列に配設したので、ボンディングツールによ
りボンディングする際の位置決めが容易であるばかりで
なく、同じ大きさの半導体装置４〜４ｂを実装する場合
は、同じボンディングツールを使用でき、さらに１個の
ボンディングツールにより複数個の半導体装置４〜４ｂ
の端子５を同時にボンディングすることもできる。
また、導電パターン２が一列に並んでいるので、導電パ
ターン２に対するフラックスの転写も同時に行なうこと
ができる。
ターン２に対するフラックスの転写も同時に行なうこと
ができる。
さらに、本発明によれば、第６図に示すように、半導体
装置４の端子５をボンディングツール７で導電パターン
２に接続する際、ボンディングツール７の先端部に突出
部８を設け、これを導電パターン２に当接して導電パタ
ーン２を予熱すれば、より確実にハンダ付けを行なうこ
とができる。
装置４の端子５をボンディングツール７で導電パターン
２に接続する際、ボンディングツール７の先端部に突出
部８を設け、これを導電パターン２に当接して導電パタ
ーン２を予熱すれば、より確実にハンダ付けを行なうこ
とができる。
［発明の効果］
以上の説明から明らかなように、本発明は端子を含む半
導体装置の表面積より若干広い範囲を除く部分にソルダ
レジストを塗布し、又は複数個の半導体装置を並設して
端子の周囲に端子群の全表面積より若干広い範囲、若し
くは端子を含む半導体装置の全表面積より若干広い範囲
を除く部分にソルダレジストを塗布して導電パターンを
露出させ、これに半導体装置の各端子を接続するように
したので、次のような効果を得ることができる。
導体装置の表面積より若干広い範囲を除く部分にソルダ
レジストを塗布し、又は複数個の半導体装置を並設して
端子の周囲に端子群の全表面積より若干広い範囲、若し
くは端子を含む半導体装置の全表面積より若干広い範囲
を除く部分にソルダレジストを塗布して導電パターンを
露出させ、これに半導体装置の各端子を接続するように
したので、次のような効果を得ることができる。
（Ｌ）ソルダレジストを除去する手間が省けるので、工
数を節減することができる。
数を節減することができる。
（２）半導体装置を並設する場合は、ボンディングツー
ルの位置決めが容易であり、特に同じ大きさの半導体装
置を実装する場合は、１個のボンディングツールで複数
個の半導体装置を同時にボンディングできるので、工数
を大幅に節減できる。
ルの位置決めが容易であり、特に同じ大きさの半導体装
置を実装する場合は、１個のボンディングツールで複数
個の半導体装置を同時にボンディングできるので、工数
を大幅に節減できる。
（３）フラックスの転写や導電パターンの予熱が容易で
ある。
ある。
第１図は本′発明の実施例を模式的に示した平面図、第
２図はそのＡ−Ａ拡大断面図、第３図は本発明の別の実
施例を模式的に示した平面図、第４図はそのＢ−Ｂ拡大
断面図、第５図は本発明のさらに別の実施例を模式的に
示した平面図、第６図は本発明によるボンディング状態
を示す模式図、第７図は従来のプリント配線基板に半導
体装置その他の電気部品を実装した状態を模式的に示し
た平面図、第８図はそのＣ−Ｃ拡大断面図である。 １ニブリント配線基板、２：導電パターン、３ソルダレ
ジスト、４，４ａ、４ｂ ：半導体装置、５：端子、６
：ソルダレジストのない窓。
２図はそのＡ−Ａ拡大断面図、第３図は本発明の別の実
施例を模式的に示した平面図、第４図はそのＢ−Ｂ拡大
断面図、第５図は本発明のさらに別の実施例を模式的に
示した平面図、第６図は本発明によるボンディング状態
を示す模式図、第７図は従来のプリント配線基板に半導
体装置その他の電気部品を実装した状態を模式的に示し
た平面図、第８図はそのＣ−Ｃ拡大断面図である。 １ニブリント配線基板、２：導電パターン、３ソルダレ
ジスト、４，４ａ、４ｂ ：半導体装置、５：端子、６
：ソルダレジストのない窓。
Claims (2)
- （１）導電パターンが設けられたプリント配線基板上に
半導体装置を載置してその端子を前記導電パターンに接
続する方法において、 前記プリント配線基板の表面に、端子を含む半導体装置
の表面積より若干広い範囲を除いてソルダレジストを塗
布し、 該ソルダレジストが塗布されていない領域に半導体装置
を載置してその端子を前記領域内に露出している導電パ
ターンに接続することを特徴とする半導体装置の実装方
法。 - （２）導電パターンがもうけられたプリント配線基板上
に半導体装置を載置してその端子を前記導電パターンに
接続する方法において、 前記プリント配線基板の表面に、該プリント配線基板に
並設する複数の半導体装置の端子の周囲にこれら端子の
全表面積より広い範囲、又は並設する複数の半導体装置
の端子を含むこれら半導体装置の全表面より若干広い範
囲を除いてソルダレジストを塗布し、該ソルダレジスト
が塗布されていない領域に複数個の半導体装置を並設し
てそれらの端子を前記領域内に露出している導電パター
ンにそれぞれ接続することを特徴とする半導体装置の実
装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196845A JPH07101773B2 (ja) | 1989-07-31 | 1989-07-31 | 半導体装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196845A JPH07101773B2 (ja) | 1989-07-31 | 1989-07-31 | 半導体装置の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0362589A true JPH0362589A (ja) | 1991-03-18 |
| JPH07101773B2 JPH07101773B2 (ja) | 1995-11-01 |
Family
ID=16364620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196845A Expired - Fee Related JPH07101773B2 (ja) | 1989-07-31 | 1989-07-31 | 半導体装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101773B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639996A (ja) * | 1986-06-30 | 1988-01-16 | 関西日本電気株式会社 | ソルダレジスト層の形成方法 |
| JPS63299397A (ja) * | 1987-05-29 | 1988-12-06 | Sony Corp | 半導体集積回路の実装基板 |
| JPS6453493A (en) * | 1987-08-24 | 1989-03-01 | Ibiden Co Ltd | Wiring board for surface packaging |
-
1989
- 1989-07-31 JP JP1196845A patent/JPH07101773B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639996A (ja) * | 1986-06-30 | 1988-01-16 | 関西日本電気株式会社 | ソルダレジスト層の形成方法 |
| JPS63299397A (ja) * | 1987-05-29 | 1988-12-06 | Sony Corp | 半導体集積回路の実装基板 |
| JPS6453493A (en) * | 1987-08-24 | 1989-03-01 | Ibiden Co Ltd | Wiring board for surface packaging |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101773B2 (ja) | 1995-11-01 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: PAYMENT UNTIL: 20071101 Year of fee payment: 12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 13 |
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| LAPS | Cancellation because of no payment of annual fees |